JPH0258440A - フレーム変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮血且１ 本発明はフレーム変換回路に関し、特にディジタル通信
において入力ディジタル信号を複数フレーム単位でフレ
ーム変換するフレーム変換回路に関する。

良米盈韮 従来のフレーム変換回路は第２図に示されているような
構成となっていた。第２図は従来のフレーム変換回路の
構成を示すブロック図である。

図において、従来のフレーム変換回路は、シフト回路１
０１と、ラッチ回路１０３と、多重回路１０４とを含ん
で構成されている。

また、従来のフレーム変換回路は、パリティ計数回路７
と、パリティ比較回路８と、ラッチ制御回路１０２と、
タイミング発生回路１０６と、多重信号発生口Ｉ！＠１
０５とを含んで構成されている。

この従来のフレーム変換回路は入力ディジタル信号の異
常検出をパリティ検査によって行う機能をも有するもの
である。

シフト回路１０１はフレーム構成された入力ディジタル
信号２１を複数フレーム単位でシフト入力し、並列にな
らべるものである。

パリティ計数回路７は入力ディジタル信号２１のパリテ
ィを計数するものである。

パリティ比較回路８は入力ディジタル信号２１に含まれ
ているパリティビット１２２とパリティ計数回路７にお
いて計数されたパリティ結果１２１とを比較するもので
ある。

ラッチ制御回路１０２はパリティ比較回Ｆ＃１８の比較
結果１２３によりラッチ回路１０３ヘラツチ制御信号１
２４を送るものである。

ラッチ回路１０３はシフト回路１０１において並列にな
らべられたシフト信号５１をラッチするものである。

多重回路１０４はラッチ回路１０３でラッチされたラッ
チ信号５２をフレーム変換された出力ディジタル信号列
２２に多重化するものである。

多重信号発生回路１０５は多重回路１０４にフレーム変
換するための多重信号１２５を送るものである。

タイミング発生回路１０６は入力ディジタル信号２１に
マルチルーム同期し、パリティ計数回路７、パリティ比
較回路８、ラッチ制御回路１０２及び多重信号発生回路
１０５に対してタイミング信号を送るものである。

なお、入力ディジタル信号２１は、同一内容のデータが
複数回繰返された後にその内容が変化する信号であり、
回線等を介して木フレーム変換回路に入力されている。

かかる構成において、パリティ計数回路７で計数したパ
リティ結果１２１と入力ディジタル信号２１に含まれて
いるバリティビ・ソト１２２とをパリティ比較回路８で
比較した結果が一致した場合にはラッチ制御回路１０２
に入力ディジタル信号２１が正常である旨の比較結果１
２３を送る。するとラッチ制御回路１０２は複数フレー
ム牟位毎に１回ランチ制御代号１２４をラッチ回路１０
３に送り、ラッチ回路１０３はシフト回路１０１におい
て並列にならべられたシフト信号５１をラッチする。

さらに、ラッチ回路１０３でランチされたラッチ信号５
２は、多重回路１０４で多重信号発生回路１０５からの
フレーム変換するための多重１３号１２５に応じて出力
ディジタル信号列２２に多重化される。

つまり、パリティ比較回路８で比較した結果が一致して
いる場合には複数フレーム単位でＩ（１７次フレーム変
換が行われるのである。

一方、パリティ比較回路８で比較した結果が不一致の場
合にはう・ツチ制御回路１０２に入力ディジタル信号２
１が異常である旨の比較結果１２３を送る。すると、ラ
ッチ制御回路１０２はラッチ回路１０３にラッチ制御信
号１２４を送らないため、その異常な信号を送出せず異
常状態以前の正常な信号がラッチ信号５２として多重回
路１０４に送られる。

つまり、異常時には、異常状態以前の正常状態のフレー
ム変換された出力ディジタル信号列２２が出力されるの
である。

しかし、上述した従来のフレーム変換回路においてはシ
リアルで入力されたデータを一旦パラレルに並べかえる
ため、シフト回路１０１及びラッチ回路１０３はＤ型フ
リップフロップを用いて構成されていた。そのため、Ｎ
ビットの処理を行うにはシフト回路１０１用でＮ個、ラ
ッチ回路１０３用でＮ個すなわち合計２Ｎ個のＤ型フリ
ップフロップが必要となり、Ｄ型フリップフロップの数
が多くなっていた。それとともに多重回路１０４にはセ
レクタを使用してＮビットを１本のディジタル信号にし
ていた。

したがって、従来のフレーム変換回路はハードウェア量
が膨大となり、かつ高価になるという欠点があった。ま
た、フレーム変換作業をラッチ回路１０３と多重回ｖ＠
１０４との間の複数本の配線の接続先を変えることによ
って行っているため、配線が複雑になるという欠点もあ
った。

１肌立旦追 本発明の目的は、簡単かつ安価な構成によりフレーム変
換を行うフレーム変換回路を提供することである。

ｌ匪血璽羞 本発明のフレーム変換回路は、複数のデータがフレーム
構成されたフレームデータを入力し、前記フレームデー
タを構成する各データを所定の順序に並べ換えて送出す
るフレーム変換回路であって、複数のアドレスを有し、
指定されたアドレスに対して前記フレームデータを構成
する各データの読み書きが行われる記憶手段と、前記記
憶手段から前記フレームデータを読出すとき前記所定の
順序に応じて前記アドレスを指定するアドレス指定手段
とを有することを特徴とする。

曳■ヨ 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるフレーム変換回路の一実施例の構
成を示すブロック図である。

図において本発明の一実施例によるフレーム変換回路は
、記憶回路１及び２と、アドレス発生回路３と、アドレ
ス選択回路４及び５と、信号選択回路６とを含んで構成
されている。

また、本実施例によるフレーム変換回路は、パリティ計
数回路７と、パリティ比較回路８と、アドレス制御回路
９と、タイミング発生回路１０とを含んで構成されてい
る。

記憶回路１及び２はマルチフレーム構成された入力ディ
ジタル信号２１を到来順に、−時記憶するものである。

アドレス発生回路３は入力ディジタル信号２１を複数フ
レーム単位で書込む書込アドレス３１と書込まれた情報
に基づきフレーム変換された出力ディジタル信号列２２
を読出すための読出しアドレス３２とを順に発生するも
のである。アドレス選択回路４及び５は書込アドレス３
１又は読出アドレス３２を選択し、夫々出力４１．４２
として送出するものである。

信号選択回路６は記憶回路１及び２から夫々読出される
フレーム変換された出力ディジタル信号２２を選択する
セレクタである。

パリティ計数回路７は入力ディジタル信号２】の誤り検
出の手段として、パリティを計数するものである。

パリティ比較回路８は入力ディジタル信号２１に含まれ
ているパリティビット３３とパリティ計数回路７で計数
されたパリティ結果３５とを比較するものである。

アドレス制御回路９はパリティ比較回路８の比較結果３
４に応じて２個のアドレス選択回路４及び５と、信号ｊ
Ａ択四回路とを制御す・るものである。

タイミング発生回路１０は入力ディジタル信号２１にマ
ルチフレーム同期したタイミング信号３６をパリティ計
数回路７と、パリティ比較口６８と、アドレス制御回路
９とアドレス発生回路３とに送出するものである。

次に、かかる構成からなるフレーム変換回路が第３図に
示されている入力ディジタル信号２１を第４図に示され
ている出力ディジタル信号２２に変換する動作について
説明する。

第３図は５フレームで構成されたデータ列である入力デ
ィジタル信号２１が書込アドレス３１に応じて５フレ一
ム単位で記憶口ｖ？Ｉｌ又は２に書込まれる際の概念図
である。

また、第４図は、読出アドレス３２に応じてフレーム変
ＦＡ後の出力ディジタル１２号列２２が記憶回路１又は
２から読出される際の概念図である。

第３図において、入力ディジタル信号は、第１〜５フレ
ームとパリティとノドＰとから構成されており、第１フ
レーム、第２フレーム、・・・・・・、第５フレーム、
パリティビットＰの順にシリアル入力されるものである
。

また、各フレームは３つのデータから構成されるもので
ある９例えば第１フレームは１−１．２＝１及び３−１
から構成されている。

さらにまた、パリティとントＰは各フレームのパリティ
チエツクをするためのｆｉ報が含まれているものである
。

この５マルチフレーム梢成されな入力ディジタル信号２
１を記憶口ｌ１８１に一時記憶するなめアドレス制御回
路９はアドレス選択回路４にアドレス発生回路３が発生
した書込アドレス３１を選択するように選択信号３７を
送る。それと同時に、パリティ計数回路７はパリティの
計数を行う。

以上により、各フレームはデータ毎に分割されて記憶回
路１内の０〜１４のアドレスに夫々書込まれるのである
。

また、アドレス制御回路９は記憶回路２に対して以前に
書込んでいた５マルヂフレームをフレーム変換された出
力ディジタル信号列２２として読出ずためにアドレス遇
択回路５ヘアドレス発生回路３が発生した続出アドレス
３２を選択するように選択信号３７を送る。

さらにまた、アドレス制御回路９は信号選択回路６に対
して記憶回Ｆ＃Ｉ２から読出されたフレーム変換された
出力ディジタル信号列２２を選択するように３択信号３
７を送る。

次に、５フレ一ム単位の書込み、読出しの処理を終える
と同時にパリティ計数回路７計数していたパリティ結果
３５と入力ディジタル信号２１のｆｉｆ＆部にあるパリ
ティビット（第３図中のＰ）３３とがパリティ比較回路
８で比較される。

比較した結果が一致を示した場合には、パリティ比較回
路８はアドレス制御回路９に入力ディジタル信号２１が
正常である旨の比較結果信号３・１を送る。そして、ア
ドレス制御回路９は記憶回路１に書込まれている５マル
チフレームのデータをフレーム変換された出力ディジタ
ル信号列２２として読出すためにアドレス選択回路４に
対してアドレス発生回路３が発生した続出アドレス３２
を選択するように選択信号３７を送る。

また、アドレス制御回路９は記憶回路１から読出された
フレーム変換された出力ディジタル信号列２２を選択す
るように信号選択回路６に対して選択信号３７を送る。

さらにまた、アドレス制御回路９は記憶回路２に入力デ
ィジタル信号２１を書込むためにアドレス選択回路５に
対してアドレス発生回路３が発生した書込アドレス３１
を選択するように選択信号３７を送る。

つまり、パリティ比較回路８で比較した結果が一致を示
している場合には記憶回路１及び２に対して５マルチフ
レ一ム単位の書込み又は続出しの動作゛が交互に行おれ
ることになる。

一方、パリティ比較回路８で比較した結果が不一致を示
した場合にはパリティ比較回路８はアドレス制御回路９
に入力ディジタル信号２１が異常である旨の比較結果３
４を送る。

すると、アドレス制御回路９は、記憶回路１が書込動作
記・境回路２が読出動作を夫々行うようにアドレス選択
回路４及び５と信号選択回路６とを制御する。これによ
り、パリティの比較結果３４が不一致を示した場合には
不一致状態以前の一致状態のデータを読出し、フレーム
変換された出力ディジタル信号列２２が送出される。こ
れにより異常状態の入力ディジタル信号は送出されない
のである。

以上により、第４図に示されているようにデータ毎に分
割されて書込まれていたフレームは続出アドレス３２の
順に読出され、Ｃ１１ｌ〜３に多重化され、出力ディジ
タル信号列２２として送出されるのである。

つまり、従来のフレーム変換回路においては、フレーム
変換されて送出されるように配線の接続先を予め設定し
ていたが、本発明においてはＲＡＭ　（Ｒａｎｄｏｎ　
Ａｃｃｅｓｓ　Ｈｅｎｏｒｙ）等にそのまま書込み、読
出す際のアドレスの指定順序を変えることによってフレ
ーム変換を行っているため、回路構成が簡単かつ安価と
なるのである。したがって、処理すべきビット数が多大
な場合でも記憶容量の大きなＲＡＭを用いれば、回路規
模は大きく変化しないのである。

企画！Ｌ例里 以上説明したように本発明は、入力データを一旦記・障
回路に書込み、読出ず際に１￥ｎ序を変えて読出すこと
により、簡単かつ安価な構成によりフレーム変換を行う
ことができるとい、う効果がある。

また、本発明においてはデータを並列に並べ変えないた
め、配線を簡単にすることができるという効果らある。

【図面の簡単な説明】

第１図は本発明の実施例によるフレーム変換回路の構成
を示すブロック図、第２図は従来のフレーム変換回路の
ブロック図、第３図は入力データが記憶回路に書込まれ
る際の概念図、第４図は記憶回路からフレーム変換され
たデータが読出される際の概念図である。 主要部分の符号の説明 １．２・・・・・・記憶回路 ３・・・・・・アドレス発生回路 ４．５・・・・・・アドレス選択回路 ６・・・・・・信号泗択回路

Claims (1)

【特許請求の範囲】
1. （１）複数のデータがフレーム構成されたフレームデー
   タを入力し、前記フレームデータを構成する各データを
   所定の順序に並べ換えて送出するフレーム変換回路であ
   って、複数のアドレスを有し、指定されたアドレスに対
   して前記フレームデータを構成する各データの読み書き
   が行われる記憶手段と、前記記憶手段から前記フレーム
   データを読出すとき前記所定の順序に応じて前記アドレ
   スを指定するアドレス指定手段とを有することを特徴と
   するフレーム変換回路。