JPS6157137A - 信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パルス符号変調時分割多元接続（ＰＣＭ−Ｔ
ＤＭＡ）通信装置に適する信号処理装置に関する。特に
、時分割フレーム周期で動作する回路より出力される時
分割フレーム単位で変化可能な信号を、複数の時分割フ
レーム周期で動作する回路において利用する場合の信号
処理装置に関するものである。

〔従来の技術〕

第２図は多元接続時分割フレームの構成図である。第２
図に示すように構成される時分割フレーム群を利用して
通信を行うパルス符号変調時分割多元接続通信方式にお
いて、この通信方式の装置内部には時分割フレームを周
期として動作する回路およびマルチ時分割フレーム（複
数の時分割フレーム）を周期として動作する回路が存在
し、この装置全体としての動作を確立している。

上記のような時分割フレームを周期として動作する回路
へより出力される信号ＤＡ、は、時分割フレーム単位で
変化可能な信号である。上記信号ＤＡ。

を、マルチ時分割フレームを周期して動作する回路Ｂに
て用いる場合には、回路Ｂは１マルチ時分割フレーム内
の所望のタイミングにて、回路Ａの動作とは非同期に上
記信号ＤＡＢを入力する可能性がある。信号ＤＡＩの中
で回路Ｂにおいて実時間で必要とされる信号は、必要と
されるタイミングで最新の信号が入力される必要がある
。しかし、信号ＯＡ＋　の中で、回路Ｂにおいて１マル
チ時分割フレーム単位の信号として必要とされる場合に
は、時分割フレーム単位で変化可能な信号を１マルチ時
分割フレーム分蓄積しておき、回路Ｂにおいて必要とさ
れるタイミングにて、１マルチ時分割フレーム分の全信
号、または１マルチ時分割フレーム中の所望の時分割フ
レームにおける信号を入力することが必要となる。

従来、上記のような回路Ａと回路Ｂとの間の信号の接続
方法としては、Ｆ　Ｉ　Ｆ　Ｏ（ｆｉｒｓｔ　ｉｎ　ｆ
ｉｒｓｔｏｕｔ　）メモリ等のバッファ回路を必要な段
数分用意しておき、時分割フレーム単位で変化可能な信
号ＯＡ、を時分割フレームの起動信号にて、上記バッフ
ァ回路へ書込み蓄積しておき、回路已において必要な場
合に、書込みタイミングとは独立したタイミングにて上
記バッファ回路から蓄積された信号を読出し、利用する
という手段が用いられている。

〔発明が解決しようとする問題点〕

しかし、上述のようなＦＩＦＯメモリ等のバッファ回路
を用いた場合には、バッファ回路からの蓄積された信号
の読出しは、常にこのバッファ回路への信号の四込み順
序であり、所望の順序で蓄積された信号を読出すことは
できない。たとえば１マルチ時分割フレーム中の最終の
時分割フレームにおける信号のみを必要とする場合でも
、バッファ回路内で必要とされる信号の書込み以前に書
込まれている信号も全て読出す必要があり、所望の時分
割フレームにおける信号のみを読出すことができない欠
点があった。また、ＦＩＦＯメそり等のバッファ回路か
ら一度読出された信号は、読出し後にはバッファ回路内
には存在せず、この信号が読出し後も必要とされる可能
性のある場合には、このバッファ回路以外のメモリにこ
の信号を書込んでおく必要がある等の欠点もあった。

本発明は上記の欠点を改善するもので、１マルチ時分割
フレーム分の蓄積された信号内の所望の時分割フレーム
における信号のみでも読出し可能とし、また、次回の信
号が書込まれるまでは、この蓄積された信号を保持して
おくことの可能な信号処理装置を提供することを目的と
する。

〔問題点を解決するための手段〕

本発明は、入力側の回路から時分割フレーム単位に時系
列的に到来する信号を入力する手段と、その信号を時分
割フレームのｎ倍（ｎは１マルチフレームを構成する時
分割フレームの数）以上のフレームの情報を一時保持す
るメモリ手段と、こりメモリ手段から読出された情報を
ｎ個の時分割フレームを含むマルチフレーム構成で出力
側回路に送出する手段とを備えたパルス符号変調時分割
多元接続通信装置の信号処理゛装置において、上記メモ
リ手段は、それぞれ時分割フレームのｎ倍以上のフレー
ムの情報を一時保持することができる２個の記憶回路を
含み、その記憶回路のそれぞれのアドレス入力端子に出
力が接続された選択回路と、この選択回路のそれぞれ二
つの入力端子に接続され上記記憶回路のアドレス信号を
発生する第一および第二の計数回路とを備え、上記第一
の計数回路は、上記入力側回路から到来する信号のｎ個
の時分割フレーム周期毎に初期化されてその時分割フレ
ームを計数するように構成され、上記第二の計数回路は
、上記出力側回路から到来する第一の制御信号により初
期化されて同じ（その出力側回路から到来する第二の制
御信号を計数するように構成され、さらに、上記入力端
回路から到来する信号のｎ個の時分割フレーム周期毎に
、上記二つの記憶回路を交互に書込み状態および読出し
状態に制御するとともに、四込み状態にある記憶回路の
アドレス入力には上記第一の計数回路の並列出力を接続
し、読出し状！点にある記憶回路のアドレス入力には上
記第二の計数回路の並列出力を接続するように上記選択
回路を制御する手段を備えたことを特徴とする。

〔作　用〕

本発明は、入力側回路から到来する信号のｎ個の時分割
フレーム周期毎に初期化されてその時分割フレームを計
数する第一の計数回路でＧ込み用のアドレス情報を作成
し、出力側回路から到来する第一の制御信号により初期
化されて同じく出力側回路から到来する第二の制御信号
を計数する第二の計数回路で読出し用のアドレス情報を
作成する。制御手段で上記ｎ個の時分割フレーム周期毎
に、２個の記憶回路を交互に書込み状態および読出し状
態になるように制御し、また、書込み状態にある記憶回
路には第一の計数回路からの書込み用のアドレス情報が
入力し、読出し状態にある記憶回路には読出し用のアド
レス情報が入力するように選択回路を制御することによ
り、入力側の回路から時分割フレーム単位に時系列的に
到来する信号をｎ個の時分割フレーム周期で動作する出
力側の回路に所望のタイミングで所望の時分割フレーム
で構成された信号を出力することができる。

〔実施例〕

本発明の実施例について図面を参照して説明する。

第１図は本発明一実施例信号処理装置のブロック構成図
である。第１図において、図外のフレーム同期信号発生
回路からの時分割フレーム同期信号ＦＳとマルチ時分割
フレーム同期信号ＭＦＳとが計数回路１のクロック入力
とクリア入力とにそれぞれ接続される。図外の出力側の
回路Ｂからの制御信号ＣＴ、　、ＣＴＺが計数回路２の
クリア入力とクロック入力とにそれぞれ接続される。計
数回路１の出力アドレス情ｆｌａｐ、が選択回路３．４
の入力ｒ。

に接続され、計数回路２の出力アドレス情報ＡＤＺが選
択回路３．４の入力Ｉ２に接続される。マルチ時分割フ
レーム同期信号ＭＰＳは分岐されてトグル・フリップフ
ロップ５のトグル信号入力Ｔに接続される。トグル・フ
リップフロップ５の出力Ｑからの選択信号ＳＬは選択回
路３のセレクト入力に接続され、選択回路３からアドレ
ス情報ＡＤＩ　、ＡＤＺのいずれか一方が選択されてア
ドレス情報ＡＤｚとして記憶回路７のアドレス入力に接
続される。また選択信号ＳＬは反転回路６を介して選択
回路４のセレクト入力に接続され、選択回路４からアド
レス情報ＡＤ、　、　ＡＤＺのいずれか一方が選択され
てアドレス情報Ａ　Ｄ　４　として記憶回路８のアドレ
ス入力に接続される。時分割フレーム同期信号ＦＳは分
岐され、反転回路９を介して切換回路１０の入力に接続
され、制御信号ＳＬがセレクト入力に接続される。

切換回路１０の出力０１からタイミング信号ＴＭ、が記
憶回路７のライ１−禁止入力に接続され、切換回路１０
の出力０２からタイミング信号針２が記憶回路８のライ
ト禁止入力に接続される。図外の回路Ｂからタイミング
信号ＲＯが切換回路１１の入力に接続され、選択信号Ｓ
しがセレクト入力に接続される。

切換回路１１の出力Ｏ１からタイミング信号ＴＭ、が記
憶回路８のリード禁止入力に接続され、切換回路１１の
出力０２からタイミング信号ＴＭ４が記′１．ａ回路７
のリード禁止入力に接続される。図外の入力側の回路Ａ
からの信号ＤＡＩが３ステ一トバツフア回路１２．１３
の入力にそれぞれ接続される。選択信号ＳＬが３ステ一
トバツフア回路１２の出力制御入力に接続され、３ステ
一トハソフア回路１２の出力は記憶回路７のデータ入出
力に接続される。選択信号ＳＬは反転回路１４を介して
３ステ一トバツフア回路１３の出力制御入力に接続され
、３ステ一トバツフア回路１３の出力は記憶回路８のデ
ータ入出力に接続される。記憶回路７．８のデータ入出
力は、また選択回路１５の入力ｔ＋、ｒｚにそれぞれ接
続される。選択信号ＳＬは選択回路１５のセレクト入力
に接続され、選択回路１５の出力信号Ｄ／ｈが図外の回
路Ｂに接続される。

このような構成の信号処理装置の動作について説明する
。計数回路１は、マルチ時分割フレーム同期信号ＭＦＳ
にて初期化され、時分割フレーム同期信号ＦＳをクロッ
ク源として計数を実行し、信号書込み状態の記憶回路７
．８に対するアドレス情ａｔＯ，を作成する。計数回路
２は、図外のマルチ時分割フレーム周期で動作する回路
Ｂからの制ｔｉｌｌ信号ＣＴ、により初期化される。こ
の回路Ｂはこの信号処理装置により出力される信号ＤＡ
Ｚを利用し処理する回路である。計数回路２は制御信号
ＣＴ。

をクロック源として計数を実行し、蓄積された信号の読
出し状態の記憶回路７．８に対するアドレス情報Ａｎｔ
を作成する。選択回路３．４は、計数回路１．２からの
アドレス情報へ〇、　、ＡＤｚを選択し、それぞれ対応
する記憶回路７．８に対して、書込み状態か読出し状態
かによって、各々相当するアドレス情Ｉｎｔｏ：＋　、
Ａｎ、を選択し供給する。

選択情報ＳＬは、マルチ時分割フレーム同期信号ＭＦＳ
をトグル信号とするトグル・フリップフロップ５から出
力され、１マルチ時分割フレーム毎に「１」と「０」と
を繰り返す。したがって、選択情報ＳＬがｒｌＪの場合
には、選択回路３はアドレス情報ＡＤＩを選択出力し、
一方、選択回路４は選　　　　！択情報ＳＬを反転した
信号によりアドレス情報ＡＤＺを選択出力する。記憶回
路７．８は１時分割フレーム単位で変化可能な信号ＯＡ
、を１マルチ時分割フレーム分蓄積しておくことができ
る。二つの記憶回路７および８は１マルチ蒔分割フレー
ム毎に交互に信号ＤＡＩの当込みおよび読出しを行う。

たとえば、所望のマルチ時分割フレームにおいて、記憶
回路７が信号ＤＡ＋　の書込み状態にある場合には、記
憶回路８ではすでに書込んだ信号の読出しが行われる状
態にある。　　” 切換回路１０は、記憶回路７．８への信゛号ＤＡ、の書
込みタイミングの供給先（記憶回路７または８）を切換
えるためのものであり、書込み状態である記憶回路に対
して、信号Ｄ＾１の書込みタイミング信号ＴＭ、を供給
し、読出し状態である記憶回路に対しては、この書込み
タイミング信号ＴＭ、を供給しない。切換回路１１は、
記憶回路７．８からの蓄積された信号の読出しタイミン
グ信号ＲＤの供給先を切換えるためのものであり、読出
し状態である記憶回路に対して蓄積された信号の読出し
タイミング信号Ｉ浦を供給し、書込み状態である゛記憶
回路に対しては、この読出しタイミング信号ＲＤを供給
しない。

３ステ一トバツフア回路１２．１３は、それぞれ記憶回
路７と記憶回路８とに対する書込み信号ＤＡＩのバッフ
ァ回路であり、出力制御端子の状態により出力を高イン
ピーダンス状態にすることが可能である。つまり、記憶
回路７．８が書込み状態である場合には、入力信号ＯＡ
、をそのまま出力し、読出し状態である場合には、出力
養畜インピーダンス状態にして記憶回路７．８との接続
を等価的に切り離す。

選択回路１５は、読出し状態にある記憶回路７．８から
の出力信号を選択出力するためのものである。

トグル・フリップフロップ５からの出力である選択信号
ＳＬが「１」の場合について説明する。第１図において
、各選択回路３．４．１５は、選択信号ＳＬが「１」の
場合に、入力１１を選択入力し、ｒＯＪの場合に入力■
２を選択入力するものとする。

また、各切換回路１０．１１において、選択信号ＳＬが
「１」の場合に、入力された信号は出力０１から出力さ
れ、出力０２はｒｌＪを保持するものとし、この選択信
号ＳＬが「０」の場合に、入力された信号は出力０２か
ら出力され、出力０１は「１」を保持するものとする。

また、各３ステ一トバツフア回路１２．１３において、
出力制御信号である選択信号ＳＬが「１」の場合は入力
された信号が出力され、選択信号ＳＬが「０」の場合は
高インピーダンス状態が出力されるものとする。

選択信号ＳＬがｒｌＪの場合に、記憶回路７は書込み状
態となり、記憶回路８は読出し状態となる。

記憶回路７では、マルチ時分割フレーム同期信号ＭＦＳ
にて初期化され、時分割フレーム同期信号ＦＳにて更新
されるアドレス情報ＡＤｌ　によってアドレスされる領
域に、書込みタイミング信号ＴＭ、のタイミングで信号
ＤＡ、が書込まれる。選択信号ＳＬが「１」の間は、記
憶回路７は上記のような信号ＤＡ＋の書込みを時分割フ
レーム毎に繰り返す。一方、記憶回路８では制御信号Ｃ
Ｔ、にて初期化され、制御信号ＣＴ２によって更新され
るアドレス清報ＤＡｚによりアドレスされる領域から読
出しタイミング信号Ｔ門３のタイミングで、蓄積された
信号が読出され外部に出力される。ここで、３ステ一ト
バツフア回路１３の出力は高インピーダンス状態である
ので、記憶回路８から出力された信号は選択回路１４の
入力Ｉ＋に加えられて選択出力される。

選択信号ＳＬが「０」の場合には、記憶回路７が読出し
状態となり、記憶回路８が書込み状態となり、選択信号
ＳＬが「１」の場合とは逆の状態となり、それぞれの動
作を実行する。上記のように二つの状Ｂ（選択信号ＳＬ
が「１」の状態と「０」の状態）が、■マルチ時分割フ
レーム毎に交互に実行される。

以上説明した動作により、時分割フレーム単位で変化可
能な信号の書込み動作と、蓄積された信号の続出、し動
作とが独立に実行でき、１マルチ時分割フレーム分の蓄
積された信号のうち所望の時分割フレーム信号を読出す
ことが可能であり、また続出し状態の間であれば同一の
情報を何度でも読出すことが可能である。

〔発明の効果〕

本発明は、以上説明したように、異なる周期で動作する
回路からの信号でも所望のタイミングで所望の個所の信
号を入力することができる優れた効果がある。したがっ
てパルス符号変調時分割多元接続通信装置に適用して所
望の時間位置の信号を取出すことができ、またこれを繰
り返し読出せるなど極めて優れた効果がある。また、出
力信号を利用する回路にマイクロプロセッサが用いられ
ている場合には、マイクロプロセッサのアドレス・ハス
およびデータ・バス上にこの回路を直接に接続すること
ができるので、この信号処理装置がマイクロプロセッサ
の通常のメモリと同様に付加回路として扱える利点があ
る。

【図面の簡単な説明】 第１図は本発明一実施例信号処理装置のブロック構成図
。 第２図は多元接続時分割フレームの構成図。 １．２・・・計数回路、３．４．１５・・・選択回路、
５・・・トグル・フリップフロップ、６．９．１４・・
・反転回路、７．８・・・記憶回路、１０．１工・・・
切換回路、１２．１３・・・３ステ一トバツフア回路、
ＡＤ・・・アドレス情報、ＢＣＴ・・・バースト信号、
ＣＴ・・・制御信号、ＤＡ・・・信号、ＦＳ・・・時分
割フレーム同期信号、ＭＦＳ・・・マルチ時分割フレー
ム同期信号、Ｉ？Ｄ・・・読出しタイミング信号、ＳＬ
・・・選択信号、ＴＭ、　、ＴＭ２・・・書込みタイミ
ング信号、ＴＭｚ　、ＴＭ４・・・読出しタイミング信
号。

Claims (1)

【特許請求の範囲】
1. （１）入力側の回路から時分割フレーム単位に時系列的
   に到来する信号を入力する手段と、 その信号を時分割フレームのｎ倍（ｎは１マルチフレー
   ムを構成する時分割フレームの数）以上のフレームの情
   報を一時保持するメモリ手段と、このメモリ手段から読
   出された情報をｎ個の時分割フレームを含むマルチフレ
   ーム構成で出力側回路に送出する手段と を備えたパルス符号変調時分割多元接続通信装置の信号
   処理装置において、 上記メモリ手段は、それぞれ時分割フレームのｎ倍以上
   のフレームの情報を一時保持することができる２個の記
   憶回路を含み、 その記憶回路のそれぞれのアドレス入力端子に出力が接
   続された選択回路と、 この選択回路のそれぞれ二つの入力端子に接続され上記
   記憶回路のアドレス信号を発生する第一および第二の計
   数回路と を備え、 上記第一の計数回路は、上記入力側回路から到来する信
   号のｎ個の時分割フレーム周期毎に初期化されてその時
   分割フレームを計数するように構成され、 上記第二の計数回路は、上記出力側回路から到来する第
   一の制御信号により初期化されて同じくその出力側回路
   から到来する第二の制御信号を計数するように構成され
   、 さらに、上記入力側回路から到来する信号のｎ個の時分
   割フレーム周期毎に、上記二つの記憶回路を交互に書込
   み状態および読出し状態に制御するとともに、書込み状
   態にある記憶回路のアドレス入力には上記第一の計数回
   路の並列出力を接続し、読出し状態にある記憶回路のア
   ドレス入力には上記第二の計数回路の並列出力を接続す
   るように上記選択回路を制御する手段を備えた ことを特徴とするパルス符号変調時分割多元接続通信装
   置の信号処理装置。