JPH0258488A - ディジタルコンバーゼンス補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、陰極線管を有するテレビジョン受像機および
ディスプレイにおけるコンバーゼンス補正装置に係り、
特に、動作の高速化および処理能力の向上を行う場合に
好適な、ディジタルコンバーセンス補正装置に関する。

［従来の技術］ ディジタルコンバーセンス回路において、コンバーゼン
ス調整時には、調整中の画面状態を見ながら、コンバー
ゼンス補正データを操作する必要がある。

このため従来は、特開昭５７−２１２４９２に示すよう
に、走査の偏向に同期して動作するアドレスカウンタと
ＣＩ）Ｕ（処理装置）が、時分割処理により交互にコン
バーゼンス補正データを記憶したメモリをアクセスして
いた。

以丁、第２図を用いて、上記の回路構成および動作の説
明を行う。

第２図は、」二記のアドレスカウンタとＣＰ　Ｕが交互
にコンバーゼンス補正データを格納したメモリをアクセ
スするディジタルコンバーゼンス回路の構成を示すブロ
ック図である。

図中、１００はコンバーゼンス波形の発生を行う波形発
生部、２００はメモリの内容を変更し。

コンバーゼンス調整を行う調整部を示している。

波形発生部１００において、　　ｌＯＪ、１０２はラス
タスキャンにおける。それぞれ水）ｆＬブランキングパ
ルスと、正直ブランキングパルスの入力端子である。１
０３は位相検波器、１０４はローパスフィル°り、１０
５は電圧制御発振器（■ＣＯ）、１０６は分周比１／ｒ
】を持つ分周器であり、これら１０３〜１０６のブロッ
クで１〕■、Ｌ（フェイズ・ロックド・ループ）を構成
している。１０７は分周器１０６の出力を基準にして水
平周期のパルスを発生する水平基準パルス発生回路、１
０８は垂直ブランキングパルスを基１（ＣＹにして垂直
層Ｊ（ＩＩのパルスを発生する垂直基準パルス発生回路
である。

１０９．１１０はメモリ１１１の読み出しアドレスを発
生する。それぞれ水平、垂直のアドレスカウンタ、１１
１はコンバーゼンス補正データを記憶するメモリで、電
源を切断しても記憶内容が消滅しないように、不揮発性
メモリである１＜ＯＭ（リード・オンリー・メモリ）を
用いている。１１２はメモリ１１１の出力データを保持
するラッチ、１１３はデータ切換器、１１４はデータ切
換器の出力データを保持するラッチ、１１５はＤ／Ａ変
換器（デジタル・アナログ変換）、１１６は信号を補間
するローパスフィルタ、ｌ　］７はＣＹ（コンバーセン
スヨーク）を鄭動するためのアンプ、１１８はコンバー
ゼンス磁界を発生するＣＹである。

１２０〜１２２は波形定生部１００と調ｔ１部２００を
接続するための端子で、１２０はシステム中力作の基準
クロックとなるＳＣＫ　（システム・クロック）の出力
端子、１２１はアドレスカウンタの出力端ｊ′−１１２
２はデータの入出力端子である。

また、調整部２００において、２０１はメモリ２０４の
操作、各種演算、およびＲＯＭ書き込み制御を行う（ｊ
’０．２０２はコンバーゼンス調整の指令を行うキーボ
ード、２０３はアドレス切換器、２０４は調整時にコン
バーゼンス補正データを記ｔαするメモリで、書き込み
、読み出し共行うことのできるｔくＡＭ（ランダム・ア
クセス・メモリ）を用いている。２０５はデータ切換器
、２０６はデータ切換器２０５の出力を保持するラッチ
、２０７はコンバーゼンス補正データを書き込むための
ＲＯＭ、２０８はＲＯＭ書き込みインターフェイス、２
０９はフンバーゼンスｇ′！：ｉ時に調整用パターン信
号を発生する。調整用パターン発生器、２１０は、ＣＰ
　ＬＪ　２０１が調整用パターン発生；（：子２０９を
制御するための、調整用パターン制御用インターフェイ
スである。また、２１３は、調整用パターン発生器２０
９の出力を、セントの映像処理回路に接続するための端
子である。

まず、波形発生部１００のみで、通常のコンバーゼンス
補正を行う場合の回路動作について説明を行う。

今、ＰＬＬを構成する電圧制御発振器１０５の出力には
、入力端子１０１からの水平偏向周波数１８を持つ水平
ブランキングパルスに位相同期した。ｎＸｆｓの周波数
を持つシステムクロック（ＳＣＫ）が発生しているとす
る６分周期１０６で分周されたクロックは、水平基準パ
ルス発生器１０７により、水平同期の基準イン１号とな
る。また、入力端子１０２から入力した垂、直ブランキ
ングパルスは、垂直基準パルス発生器１０８により、垂
直同期の基準信号となる。水平アドレスカウンタ１０９
は、電圧制御発振’Ａｈ　１０５の発生するＳＣＫをカ
ウントし、水平基準パルス発生器１０７の発生する基準
信号によりリセットを行い、水平方向の読み出しアドレ
スを発生する。また垂直アドレスカウンタ１１０は、水
平アドレスカウンタ１０９が出力した水平周期のクロッ
クをカウントし、垂直基ベロパルス発生器１０８０発生
する基Ｉ碧信号によりリセットを行い、並置方向の読み
出しアドレスを発生する。

このため、メモリ１１１に記憶さ１しているコンバーゼ
ンス補正データは、ラスタスキャンに同’（７１して読
み出される。読み出されたデータはラッチ１１２、デー
タ切換器１１３、ラッチ１１４を経て、Ｉ）　／　Ａ変
換器１１５によりディジタル信号からアナログ信号に変
換した後、ローパスフィルタＪ１６に入る。ローパスフ
ィルタ１１Ｇの出力はアンプ１１７を介してＣＹ１１８
を呼動し、コンバーゼンス補正を行う。

次に、調整部２゛ＯＯを波形発生部１００に接続し、コ
ンバーゼンス調整を行う場合の＠路動作について説明を
行う。

コンバーゼンスｉＩ４ｍを行う場合は、画面上のコンバ
ーゼンス状態を確認しながら、コンバーゼンス補正デー
タを何回も変化させる操作が必要になるため、コンバー
ゼンス補正データを記憶するメモリは、読み込み、書き
込み共自由に行うことが要求される。しかし、波形発生
部のメモリ１１１は、電源を切断してもデータが消滅し
ないようにＲＯＭを使用するため自由に書き込みができ
ない。

そこで、調整部を接続した場合は、メモリ１１１の代り
に、書き込みも自由に行うことのできるメモリ２０４（
ＲＡＭ）を使用する。そして、アドレスカウンタ１０９
，１１０の９！伏するアドレス信号は、アドレス切換器
２０３を介してメモリ２０４をアクセスし、メモリ２０
４のデータ出力は、データ切換器２０５、ラッチ２０６
、データ切換器１１３を介して、ラッチ１１・１以後に
出力する。

つまり、調整部を接続した場合は、メモリ１１１（ＲＯ
Ｍ）の動作が、メモリ２０４　（ＲＡＭ）に置き換るこ
とになる。そして、調整者が画面上のコンバーゼンス状
態を確認しながら、キーボード２０２によりコンバーゼ
ンス調整の指令を送ると、ＣＰＵ２０１の動作によりメ
モリ２０４のデータを操作し、コンバーゼンス調整を進
めて行く、なお、ＣＰＵ２０１がメモリ２０４をアクセ
スする際は、アドレス切換器２０３、データ切換器２０
５が動作し、メモリ２０４をＣＰ　ＴＪ　２　Ｑ　１と
接続する。そして、調整が終了するとメモリ２０４のコ
ンバーゼンス補正データを、ＣＰＵ２０１が順次読み出
し、ＲＯＭ書き込みインターフェイス２０８を介して、
ＲＯＭ２０７に書き込む。書き込みが終了すると、ＲＯ
Ｍ２０７は波形発生部のＩＣソケットに差し換えられ、
コンバーゼンス補正データメモリ１１１として使用する
。またＣＰＵ２０１は、調整用パターン制御用インター
フェイス２１０を介し、調整用パターン発生器２０９を
制御し、！ｌ！ｌ整用パ整一パターン信号２１３からセ
ントの映像処理回路に送り、調整用のパターンを表示す
る。

上記の方式では、調整時にＣＰＵ２０１がメモリ２０４
をアクセスしている期間は、Ｄ／Ａ変挽器１１５に与え
ているデータが途絶えることになる。このため、ｃｐｕ
がメモリをアクセスするタイミングによっては、ＣＹ１
１８に正しい補正出力か与えられず、−時的に画面が乱
れてしまい、調整作業が困難になる。

そこで、アドレスカウンタ１０９，１１０がメモリ２０
４をアクセスした後の余った時間にのみ（：ＰＵ２０１
がメモリ２０４をアクセスするようにして、Ｄ／Ａ変換
＋ａｌ　ｌ　５には常に正しいコンバーゼンス補正デー
タを送りながら、ＣＰＵ２０１もメモリ２０４をアクセ
スするという動作を行なっている。つまり時分割でメモ
リをアクセスすることになる。

上記の回路動作を、第３図、第４図のタイミングチャー
トを用いて詳しく説明する。

第３図は、波形発生部１００の単独動作時のタイミング
チャートである。

３０１は、電圧制御発振１１０５が出力するシステムク
ロック（ＳＣＫ）、３０２はアドレスカウンタ１．０９
，１１０のアドレス出力、３０３はメモリ１１１のデー
タ出力、３０４はラッチ１１２の出力、３０５はラッチ
１１４の出力を示す。

アドレスカウンタ１０９，１１０は、電圧制御発振器１
０５の出力する５ＣＫ３０１の立ち上りごとにカウント
を行なう。アドレスカウンタの出力３０２はメモリ１１
１のアドレス人力に与えられ、データ出力３０３が得ら
れる。該出力を５ＣＫ３０１の立上りでラッチ１１２に
よりホールドしく３０４）、さらに５ＣＫ３０１の立上
りでラッチ１１４によりホールドした出力３０５がＤ／
Ａ変８１１器１１５に与えら九、コンバーゼンス補正出
力になる。

また、第４図は、波形発生部１００と調整部２００を接
続し、調整作業を行う場合のタイミングチャートである
。

図中、４０１，４０２はそれぞれ第３図３０１゜３０２
に対応している。４０３はアドレス切換器２０３の出力
、４０４はメモリ２０４の出力、４０５はラッチ２０６
の出力、４０６はラッチ１１４の出力を示している。

アドレスカウンタ１０９，１１０は、第３図と同様にカ
ウント動作を行なう（４０２）。アドレス切換器２０３
．データ切換器２０５は、５ＣＫ４０１が１の時にはＣ
ＰＵ２０１とメモリ２０４を接続し、５ＣＫ４０１が０
の時にはアドレスカウンタ１０９，１１０およびラッチ
２０６とメモＪ２０４を接続する。このためアドレス切
換器２０：３には４０３に示すような時分割されたアド
レスが出力されている。ＣＰＵ２０１は５ＣＫ４０Ｉに
同期して動作し、４０３のｒｃＰＵＪとμかれたタイミ
ングのみにメモリ２０４をアクセスする。メモリ２０４
には４０４のデータ出力が得られ、データ切換器２０５
を通過した該出力を、５ＣＫ４０１の立上りでラッチ２
０６がホールドしく４０５）、さらにデータ切換器１１
３を通過し。

５ＣＫ４０Ｌの立上りでラッチ１１４がホールドを行な
う１以上の動作により、波形発生部単独で動作させた場
合（第３図）も、波形発生部と！Ｉ！！整部を接続した
場合（第４図）も、同じタイミングでＤＡＣ１１５にデ
ータを出力する。また第４図の時分割動作により、ＣＰ
Ｕ２０１がメモリ２０４をアクセスしても、Ｄ／Ａ変換
１１１５には正常なデータが出力されるため、調整中に
画面が乱れることはない。

［発明が解決しようとする課題］ 上記従来技術は、アドレスカウンタが１つのアドレスを
カウントする間に、ＣＰＵとアドレスカウンタが時分割
処理により２回メモリをアクセスすることになり、調整
部（第２図２００）に高速動作が要求される。（第４図
のアドレス切換器出力４０３を参照） このため、システムの最大動作速度は、調整部の動作速
度の限界比より決定され、高速動作を要求するシステム
への対応が困難になる。

また、メモリ等に高速動作可能なデバイスを使用しなけ
ればならないため、デバイスのコストが上昇する欠点も
ある。

また時分割処理によりＣＰＵのアクセス可能な時間が限
定されるため、ＣＰＵのタロツクをシステムに同期させ
ている。その結果、ＰＬ、Ｌの発生するクロックにＣＰ
　Ｕを同期させるため、外乱やノイズ等でＰＬＬの動作
が瞬間でも乱れると、ＣＰＵが誤動作する場合がある。

また、クロックの周波数がシステムにより限定されるた
め、ｃｐｕの能力（処理速度）を最大に生かせない場合
がある。

また、アクセス可能な峙ｌｉｔが限定されているため、
独自のクロックで動作している汎用のパーソナルコンピ
ュータを、ＣＩＪＵの代りにコントローラとして用いる
ことが困難である。

本発明の目的は、ＣＰＵがメモリをアクセスしても、正
常なコンバーゼンス補正出力を行う（画面」二のコンバ
ーゼンスが乱れない）ディジタルコンバーゼンス回路の
調整部を、時分割処理することなく実現することにある
。

［３題を解決するための手段］ 上記目的は、メモリを複数組用意して、ＣＰＵとアドレ
スカウンタが同時に（並列して）メモリをアクセス可能
とすることにより、達成される。

また、走査線単位で交互に、該複数組設けたメモリにコ
ンバーゼンス補正データを記憶することにより（例えば
、２組のメモリ・・・メモリＡとメモリＢを設け、メモ
リＡには奇数番目の、メモリＢには偶数番目の走査線の
コンバーゼンス補正データを記憶することにより）、メ
モリ容量を増やすことなく、上記手段を実現できる。

［作用］ アドレスカウンタとＣＰＵは任意のタイミングで、任意
のメモリをアクセスしようとする。この際、アドレスカ
ウンタがアクセスしようとするメモリと、ＣＰＵがアク
セスしようとするメモリが一致した場合は、アドレスカ
ウンタは、複数組あるメモリの内、ＣＰＵが使用してい
ない側のメモリをアクセスする。アドレスカウンタが本
来アクセスすべきメモリを使用できない場合は、もう−
方のメモリに記憶した、隣接する走査線のコンバーゼン
ス補正データを読み出し、Ｄ／Ａ変換器に出力すること
になる。

［実施例］ 以下、本発明の第１の実施例として、第１図を用いて回
路のも！成および動作の説明を行う。

第１図は本発明の基本構成を示すブロック図である。

第１図において、第２図と同じ勤行をする構成要素（１
０１〜１２２，２０１〜２１３）については、第２図と
同一の８号を付記した。以下、第２図と異なる第１図の
構成要素について説明を行う。

図中、２５１は第２図２０１と同様に、各種制御を行う
ＣＰＵであるが、独自の（アドレスカウンタ１０９，１
１０と同期していない）クロックで動作を行う点が２０
１と異なる。例えば、水晶発振器等で発生したクロック
で、ＣＰＵ２５１を屏動する。

２５４．２５５は調整時にコンバーゼンスデータを記憶
する、それぞれメモリＡ、メモリＢで。

ＲＡ　Ｍを使用している。２５２，２５３は、それぞれ
メモリＡ２５４．メモリＢ２５５に与えるアドレスを切
換えるアドレス切換器で、アドレスカウンタ１０９，１
１０の出力と、ＣＰＵ２５１のアドレス出力の切換えを
行う。２５６，２５７はそれぞれメモリＡ２５４．メモ
リＢ２５５のデータバスと、ＣＰＵ２５１のデータバス
を接続するための双方向バッファで、ｃｐｕがメモリを
アクセスする時以外は、双方向ともハイインピーダンス
状態（切離した状態）となっている。２５８゜２５９は
、それぞれメモリＡ２５４、メモリＢ２５５のデータを
保持するラッチ、２６０はラッチ２５８とラッチ２５９
の出力を切換えるデータ切換器である。

次に、第５図を用いてメモリと画面との対応を説明する
。

第５図は、画面に対応したコンバーゼンス補正データを
記憶するメモリとアドレスを示した図である。

図中、５０１はラスタスキャンにおける走査線状態を示
している。また、５０２はコンバーゼンス補正データを
記憶している位置を示し、５０３は５０２の位置におけ
る。コンバーゼンス補正データを記憶しているメモリと
、アドレスを示している。例えば５０３は、メモリＡの
アト１１１５番地とい°う意味である。

同図から、わかるように、コンバーゼンス補正データは
、走査線ごとに交互に、メモリＡとメモリＢに割り当て
られることになる。このため、メモリが複数組となって
も、合計のメモリ容量は増加していない。

次に、第６図を用いて、第１図の回路動作について説明
する。

第６図は、第１図の回路動作を示したタイミングチャー
トである。

図中、６０１は電圧制御発振器１０５が出力するシステ
ムクロック（ＳＣＫ）　、６０２はアドレスカウンタ１
０９．１１０のアドレス出力で１例えばｒＡ１５Ｊと記
入した部分は、メモリＡの１５番地を意味する。６０３
はＣＰＵ２５１がアクセスしようとしているメモリを示
す。また、６０４は、アドレス切換器２５２のアドレス
出力、６０５はメモリＡ２５４のデータ出力、６０６は
ラッチ２５８の出力を表す。同様に、６０７はアドレス
切換器２５３のアドレス出力、６０８はメモリＢ２５５
（７）データ出力、６０９はラッチ２５９の出力を表す
、また、６１０はデータ切換器２６０の出力を、６１１
はラッチ１１４の出力を表す。

まず、ＣＰＵ２５１がメモリＡ、Ｂ共にアクセスしない
場合について説明を行う。

第６図６０２において、アドレスカウンタがメモリＡの
１２番地をアクセスした時点で、６０３に示すようにＣ
ＰＵはメモリＡ、Ｂ共にアクセスしていないため、アド
レス切換ｆｉ２５２，２５３は、共にアドレスカウンタ
の出力をメモリＡ、Ｂに接続する。このため、６０４．
６０７に示すようにメモリＡ、Ｂ共に１２番地をアクセ
スする。

そして、６０５，６０６に示すように、メモリＡからは
１２番地のデータ（ＤＡ１２）が、メモリＢからも１２
番地のデータ（ＤＢ　ｌ　２）が得られる。そして、そ
れぞれのデータは、ランチ２５８゜２５９により、５Ｃ
Ｋ６０１の立上りで保持される。データ切換器２６０は
、６０２のＡ１２の時点で、７１−レスカウンタがメモ
リＡをアクセスし、ＣＰＵがメモリＡをアクセスしてい
ないという条件を判別する回路により、データの切換え
を行い、ラッチ２５８のメモリＡのデータ（ＤＡ　ｌ　
２）を選択する（６１０）。データ切換器２６０の出力
（ＤＡ１２）はデータ切換器１１３を介し、ラッチ１１
４に送られる（６１０）、ラッチ１１・１は該データを
５ＣＫ６．０１の立−ｊニリでホールドし１）／Ａ変換
器１１５に出力し、コンバーゼンス補正を行う。また、
アドレスカウンタがメモリＢをアクセスした場合も、デ
ータ切換器２６０がラッチ２５９の出力を選択する点以
外は、同様の動作を行う。

次に、アドレスカウンタがメモリＡをアクセスし、ｃｐ
ｕがメモリＢをアクセスする場合について説明を行う。

６０２において、アドレスカウンタがメモリＡの１３番
地をアクセスした時点で、ｃｐｕはメモリＢをアクセス
している。この場合、アドレス切換器２５２はアドレス
カウンタの出力を、アドレス切換器２５３はＣＰＵのア
ドレスを、それぞれ選択するように働く、そして、アド
レスカウンタの出力を選択されたメモリＡのデータＤＡ
１３は、アドレスカウンタがメモリＡの１２番地をアク
セスした時と同様に、Ｄ／Ａ変換器１１５に出力され、
コンバーゼンス補正を行う。一方、ＣＰ　Ｕにアクセス
されたメモリＢは、双方向バッファ２５７により、ＣＰ
Ｕとデータバスを１妾続し、データの読み書きを行う。

また、アドレスカウンタかメモリＢ、ＣＰＵがメモリＡ
をアクセスした場合も、データ切換器２６０がラッチ２
５９の出力を選択し、双方向バッファ２５７の代りに、
双方向バッファ２５６がデータバスを接続する点以外は
、同様の動作を行う。

これらの場合は、アドレスカウンタとＣＰＵが同時に所
望のメモリをアクセスできる。

次に、アドレスカウンタ、ｃ　ｉ）ｕ共にメモリＡをア
クセスしようとする場合について説明を行う。

に０２において、アドレスカウンタがメモリへの１４．
１５番地をアクセスした時点で、ＣＰＵはメモリＡをア
クセスしている。（アドレスカウンタとＣＰＵは同期し
ていないので、このようにＣ１１０のアクセス期間が、
アドレスカウンタの複数のアドレス期間にまたがること
がある。）この場合、ｃｐｕのアクセスが優先し、メモ
リＡのアドレス切換器２５２はＣＰＵのアドレスを、メ
モＪ　Ｂのアドレス切換器２５３はアドレスカウンタの
出力を、それぞれ選択する。そして、ＣＩ）　［Ｊにア
クセスされたメモリΔは、双方向バッファ２５Ｇにより
、データバスをＣＰＵと接続し、データの読みａきを行
う。一方、データ切換器２６０は、６０２のＡｌ１．Ａ
１５の時点でＣＰＵがメモリΔをアクセスしたという条
件を判別する回路によりデータの切換えを行い、ラッチ
２５９のメモリＢのデータ（ＤＢ１４．１５）を選択す
る。データ９ノ換器２６０の出力（ＤＢ１４，１５）は
、デ−夕明換器１１３．ラッチ１１４を介しＤ／Ａ変９
　’Ａｈ　ｉ　ｌ　５に出力され、コンバーゼンス補正
を行う。

従って、アドレスカウンタはメモリΔの１４゜１５番地
をアクセスしているのに対して、実際にコンバーセンス
補正に使用されるデータ６１１は。

メモリＨの１４．１５５番地なる（ＤＢ１４．ＤＢ１５
）。ところが、第５ＬＡを見てわかるように、メモリΔ
とメモリＢの回しアドレスは、隣合う走、在線のコンバ
ーセンス補正データを記憶している。

コンバーセンス補正データは、滑らかに垂直方向に連、
涜しているデータであるため、隣合う走査１線間で、は
とんどデータは変化しない。このため、コンバーセンス
調整時に、晴間的に隣合う走査線のデータをＣＹに出力
し１でも、調整に全く支障をきたさない。

なお、アドレスカウンタ、ＣＰＵ共にメモリＢをアクセ
スしようとする場合も、同様の動作を行う。（６０２に
おいて、アドレスカウンタがメモＩＪ　Ｂの０，１番地
をアクセスした時点を参照可。）以上のように、本実施
例によれば、第４ＬＡに示したような時分割処理をする
ことなく、また、メモリの容量を増加させることなくア
ドレスカウンタとＣＰｔＪが、同時に、メモリをアクセ
スすることかできる。また、同時にメモリをアクセスし
た場合においても、Ｉｉｉ！Ｉ合う走査線のコンバーセ
ンス補正データを出力するため、画面上のコンバーセン
スは乱れず、調整に支障をきたすことはない。

次に９本発明の第２の実施例として、第７図を用いて全
走査線のデータをそれぞれ記憶した複ｕ組のメモリを使
用することによりアドレスカウンタとＣｌ）　Ｕが同時
に同じメモリをアクセスしても。

走査、線に対応した所望のコンバーゼンスｈｌｉ正デー
タを出力する回路の構成および動作の説明を行う。

第７図は１本実施例の回路構成を示す。

図中２７１は、第１図におけろメモリΔ２５・１に、２
７２はメモリＢ２５５に対応している。ただし、メモリ
２７１，２７２は、メモリ２５４　＋２５５と異なり、
それぞ、ｆシ、全走査線のコンバーゼンス補正データを
記憶している。この他は第１図の構成要素と同一である
、 今、メモリＡ２７１とメモリＢ２７２に全く同一のデー
タを記憶させておくと、ＣＩ）　Ｕとアドレスカウンタ
か同時にメモリをアクセスしても、第１の実施例と同様
に一方をメモリＡ、他方をメモリＢに割り当てるため、
問題なく双方がメモリをアクセスできる。ただし、メモ
リＡ２７１と、メモリＢ　２７２の内容を、常に同一に
しておくため、ＣＰＵがメモリのデータを変更する際は
、メモリＡ、Ｂ両方に、同一データを（２回に分けて）
変更する必要がある。

本実施例によれば、アドレスカウンタとＣＰ　Ｕが同時
にメモリをアクセスしても、隣合う走査線のコンバーゼ
ンスデータを出力する動作も無くすることができ、常に
正確なコンバーゼンス補正データを出力することができ
る。

次に、本発明の第３の実施例として、第８図を用いて、
−組のメモリに４ｍ　７＜１！的なコンバーゼンス補正
データを、あらかじめ記憶しておくことにより簡易な構
成で第１の実施例と同様な効果を得る回路の構成および
動作の説明を行う。

第８図は、本実施例の回路４１■成を示す。図中。

２８１は、全走査線のコンバーセンス補正データを記憶
したＲ　Ａ　Ｍである。また２８２は、ｇ：９７（Ｑ的
なセットにおける。全走査線のコンバーセンス補正デー
タを記憶したＲＯＭ　（読み出し専用のメモノ）である
。また、アドレス切換器２５；３と、双方向バッファ２
５７が必要ない意思外は、第１図の構ｌ戊要素と同一で
ある。

今、ＣＰＵがメモリ２８１をアクセスしない場合はアド
レスカウンタ１０９，１１０の出力がアドレス切換器２
５２を介し、Ｒ，ＡＭ２８１をアクセスする。ＲＡ　Ｍ
のデータは、ラッチ２５８．データ切換器２６０を介し
、Ｄ　／　Ａ変換器１１５に人力され、コンバーゼンス
補正を行う。そして、ＣＰ　ＵがＲＡＭ２８１をアクセ
スした場合は、ＲＯＭ　２８２のデータが、ラッチ２５
９．データ９Ｊ検Ｂ＋’；　２６０を介し、Ｄ／Ａ変換
器１１５に入力され２コンバーゼンス補正を行う。コン
バーゼンス補正データは、セン１〜毎によって大きく変
化しないため、調整時にＲＯＭ２８２の標準的なセット
におけるコンバーゼンス補正データが一時的に出力され
たとしても、コンバーゼンスが大きく乱れることはない
。

本実施例によれば、第１の実施例と同様の効果を、簡単
な構成で得ることができる。

次に１本発明の第４の実施例として、第９図を用いて、
Ｃｌ〕Ｕに相当する処理装置を切換えて調整部の制御を
行う回路の構成および動作を説明する。

第一３図において、２９】は汎用のパーソナルコンピュ
ータである。この他の構成要素は第１図と同一である。

ＣＰ　Ｕ　２５１は、第１の実施例で説明したように、
アドレスカウンタと非同期の独自のクロックで動作可能
である。このため、ＣＰＵ２５Ｌを外し、パーソナルコ
ンピュータ２９１のアドレスバス、データバス等を代り
に接続することにより。

パーソナルコンピュータを用いた調整部の制御が可能に
なる。

本実施例によれば、基本回路を変更せずに、ＣＩ）Ｕの
代りに汎用のパーソナルコンピュータ等を用いた調整部
の制御が可能となる。このため、生産ライン等で用いら
れる調１；芝部には、高度な処理能力を持つ、パーソナ
ルコンピュータを使用し、サービス時に持ち選んで使用
する調整部には、小型のＣＰＵを使用するといった使い
分けを行なった場合に、制御部以外は全く同一の回路で
良いという利点がある。

［発明の効果］ 本発明によれば、ＣＰＵがメモリをアクセスしても、正
常なコンバーゼンス補正を行なう（画面上のコンバーゼ
ンスが乱れない）ディジタルコンバーセンス回路の調整
部を１時分割処理することなく実現できる３このため、
１３整部に高速動作を要求しない。よって、従来、シス
テムに要求されるタロツク周波数が高くなると動作不可
能であった調整部を、２倍以上高いクロック周波数で動
作させることができる。また、低速なデバイスを使用で
きるため１部品単価を下げることができる。

（デバイスの動作速度が速くなると、価格は指数関数的
に上昇する） また、ＣＰＵのクロックをシステムに同期させる必要が
ないため、ｃｐｕの能力を最大に生かすことのできるク
ロック周波数を選択でき、また動作も安定する。さらに
、汎用のパーソナルコンピュータを、調整部の制御用に
使用することも容易である。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図５第２図は従
来の回路構成を示すブロック図、第３図は波形発生部単
独動作時のタイミングチャート、第４図は従来の回路構
成での調整動作を示したタイミングチャート、第５図は
画面とメモリの関係を示した図、第６図は１本発明の実
施例の動作を示すタイミングチャート、第７〜９図は、
それぞれ本発明の他の実施例を示すブロック図である。 符号の説明 １０９．１１０・・・アドレスカウンタ、２５１・・・
ｃｐｕ、２５４・・・メモリＡ、２５５・・・メモリＢ
。 ２５２．２５．３・・アドレス切換器、２５６，２５７
・・・双方向へンファ、２５８，２５９・・・ラッチ。 ２６０・・データリ換器。

Claims (1)

1. 【特許請求の範囲】 １、ラスタスキャン方式による陰極線管を用いたテレビ
   ジョン受像機、およびディスプレイにおいて、画面を水
   平および垂直方向に分割し、各位置のコンバーゼンス補
   正値を記憶するメモリと該メモリからラスタスキャンに
   同期してデータを読み出すためのアドレス信号を発生す
   るアドレス発生器と、該メモリから読み出されたコンバ
   ーゼンス補正値をアナログ信号に変換するディジタル−
   アナログ変換器（以下Ｄ／Ａ変換器と記す）と、コンバ
   ーゼンス調整の指令を行う入力装置と、該入力装置の指
   示に従い、該メモリのコンバーゼンス補正値を操作する
   処理装置により構成される、ディジタルコンバーゼンス
   補正装置において、該メモリを複数組設け、該アドレス
   発生器と該処理装置が、同時に該メモリを読み書きでき
   るようにしたことを特徴とするディジタルコンバーゼン
   ス補正装置。 ２、前記コンバーゼンス補正値を、ラスタスキャンの走
   査線単位で交互に複数組の該メモリに記憶したことを特
   徴とする請求項１記載のディジタルコンバーゼンス補正
   装置。 ３、全画面のコンバーゼンス補正値を、複数組の該メモ
   リそれぞれに記憶したことを特徴とする請求項１記載の
   ディジタルコンバーゼンス補正装置。 ４、あらかじめ、特定のコンバーゼンス補正値を、複数
   組の該メモリの一部に記憶させておくことを特徴とする
   請求項１記載のディジタルコンバーゼンス補正装置。 ５、前記処理装置を複数種類設け、該処理装置を切換え
   て使用可能としたことを特徴とする請求項１記載のディ
   ジタルコンバーゼンス補正装置。