JPH0443593B2 - - Google Patents
Info
- Publication number
- JPH0443593B2 JPH0443593B2 JP60061863A JP6186385A JPH0443593B2 JP H0443593 B2 JPH0443593 B2 JP H0443593B2 JP 60061863 A JP60061863 A JP 60061863A JP 6186385 A JP6186385 A JP 6186385A JP H0443593 B2 JPH0443593 B2 JP H0443593B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- image memory
- ram
- image
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 58
- 239000000872 buffer Substances 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、画像メモリ制御装置に係り、特に
種々の画像メモリに対応できる画像メモリ制御装
置に関する。
種々の画像メモリに対応できる画像メモリ制御装
置に関する。
画像メモリに格納した画像データを、CRT等
のラスタースキヤン方式の表示装置に静止画像と
して表示するシステム、例えば文字放送システ
ム、ビデオテツクスシステムがある。これらのシ
ステムでは、画面上に表示すべき画像データを、
CRTの電子ビーム位置と同期して画像メモリか
ら読み出しては表示するため、水平・垂直同期信
号の発生や、画像メモリのアドレス発生制御を行
なう必要がある。これを行なう装置が画像メモリ
制御装置である。
のラスタースキヤン方式の表示装置に静止画像と
して表示するシステム、例えば文字放送システ
ム、ビデオテツクスシステムがある。これらのシ
ステムでは、画面上に表示すべき画像データを、
CRTの電子ビーム位置と同期して画像メモリか
ら読み出しては表示するため、水平・垂直同期信
号の発生や、画像メモリのアドレス発生制御を行
なう必要がある。これを行なう装置が画像メモリ
制御装置である。
上記画像メモリとしては、一般にダイナミツク
RAM（以下Ｄ−RAMという）とスタテイツク
RAM（以下Ｓ−RAMという）が使用されてい
る。Ｄ−RAMは価格が安く、かつ大容量のもの
が可能である反面、アクセスタイムが遅くまた複
数の電源を必要とする。また、１ビツト構成のも
のが主流であるため、並列単位で使用する場合、
部品点数が増加する欠点がある。一方、Ｓ−
RAMはアクセスタイムが速く、単一の電源です
む反面、消費電力が大きく価格も高い。しかし、
並列単位構成のものが主流であるため、並列単位
で使用する場合、部品点数が少なくなる利点があ
る。
RAM（以下Ｄ−RAMという）とスタテイツク
RAM（以下Ｓ−RAMという）が使用されてい
る。Ｄ−RAMは価格が安く、かつ大容量のもの
が可能である反面、アクセスタイムが遅くまた複
数の電源を必要とする。また、１ビツト構成のも
のが主流であるため、並列単位で使用する場合、
部品点数が増加する欠点がある。一方、Ｓ−
RAMはアクセスタイムが速く、単一の電源です
む反面、消費電力が大きく価格も高い。しかし、
並列単位構成のものが主流であるため、並列単位
で使用する場合、部品点数が少なくなる利点があ
る。
以上のように、大容量でかつ並列単位構成の画
像メモリには、Ｓ−RAM，Ｄ−RAMのいずれ
を用いても利害得失があるため、システムに応じ
てその選択がなされていた。従つて、画像メモリ
にいずれのRAMを使用しても対応できる画像メ
モリ制御装置は、汎用性の極めて高いものとな
る。
像メモリには、Ｓ−RAM，Ｄ−RAMのいずれ
を用いても利害得失があるため、システムに応じ
てその選択がなされていた。従つて、画像メモリ
にいずれのRAMを使用しても対応できる画像メ
モリ制御装置は、汎用性の極めて高いものとな
る。
ところで、Ｄ−RAM，Ｓ−RAMにおいては、
アドレス情報のインターフエースが異なる。上述
したようにＤ−RAMは大容量のものが多く、そ
のためアドレスラインの本数が多くなりピン数が
増大する。そこで、ピン数を減少させるためアド
レスラインを２つに分けて、この２つに分かれた
アドレスラインへアドレス情報を時分割して入力
するようにしている。
アドレス情報のインターフエースが異なる。上述
したようにＤ−RAMは大容量のものが多く、そ
のためアドレスラインの本数が多くなりピン数が
増大する。そこで、ピン数を減少させるためアド
レスラインを２つに分けて、この２つに分かれた
アドレスラインへアドレス情報を時分割して入力
するようにしている。
例えば、64Kワード（１ワード＝16ビツト）の
メモリを考えた場合、アドレス情報は16ビツト必
要であるが、Ｄ−RAMを使用する場合には16ビ
ツトのアドレス情報を８ビツトずつに分割し、
夫々ローアドレス、コラムアドレスとして時分割
に入力している。一方、Ｓ−RAMを使用する場
合には、16ビツトのアドレス情報を、そのまま直
接入力する。
メモリを考えた場合、アドレス情報は16ビツト必
要であるが、Ｄ−RAMを使用する場合には16ビ
ツトのアドレス情報を８ビツトずつに分割し、
夫々ローアドレス、コラムアドレスとして時分割
に入力している。一方、Ｓ−RAMを使用する場
合には、16ビツトのアドレス情報を、そのまま直
接入力する。
以上の説明のように、Ｄ−RAM，Ｓ−RAM
の両メモリのアドレス情報のインターフエースは
異なるので、従来の画像メモリ制御装置では、画
像メモリとして使用できるメモリはＤ−RAM，
Ｓ−RAMのいずれか一方に制限されてしまう欠
点を有していた。
の両メモリのアドレス情報のインターフエースは
異なるので、従来の画像メモリ制御装置では、画
像メモリとして使用できるメモリはＤ−RAM，
Ｓ−RAMのいずれか一方に制限されてしまう欠
点を有していた。
本発明の目的は、Ｄ−RAM，Ｓ−RAMのよ
うに、アドレス情報のインターフエースが異なる
いずれのメモリも画像メモリとして使用すること
のできる、汎用性の高い画像メモリ制御装置を提
供することにある。
うに、アドレス情報のインターフエースが異なる
いずれのメモリも画像メモリとして使用すること
のできる、汎用性の高い画像メモリ制御装置を提
供することにある。
この発明では例えば第１図に示すように、画像
メモリへのバスを、データバスMD、アドレスバ
スMA及びモードレジスタ１９に設定されたモー
ド信号Ｐ１に応じてデータバスとアドレスバスに
切換え可能なアドレス・データバスMADで構成
し、アドレス情報を上記モード信号Ｐ１に応じて
アドレス発生部２１が直接又は時分割して夫々ア
ドレスバスMA、アドレス・データバスMAD又
はアドレスバスMAのみへ供給することにより、
アドレス情報のインターフエースが異なるいずれ
の画像メモリにも対応できるようにしている。
メモリへのバスを、データバスMD、アドレスバ
スMA及びモードレジスタ１９に設定されたモー
ド信号Ｐ１に応じてデータバスとアドレスバスに
切換え可能なアドレス・データバスMADで構成
し、アドレス情報を上記モード信号Ｐ１に応じて
アドレス発生部２１が直接又は時分割して夫々ア
ドレスバスMA、アドレス・データバスMAD又
はアドレスバスMAのみへ供給することにより、
アドレス情報のインターフエースが異なるいずれ
の画像メモリにも対応できるようにしている。
以下、図面を参照して、本発明の画像メモリ制
御装置に係る一実施例について説明する。
御装置に係る一実施例について説明する。
ここで、画像メモリのアドレス空間は16ビツト
のアドレス情報で表わされる64Kとし、Ｄ−
RAMを使用した場合16×64Kビツト、Ｓ−RAM
を使用した場合８×64Kビツトの構成とする。な
お、上述したように、Ｄ−RAMに対してはアド
レス情報を時分割して、つまり８ビツト単位で与
えることになる。
のアドレス情報で表わされる64Kとし、Ｄ−
RAMを使用した場合16×64Kビツト、Ｓ−RAM
を使用した場合８×64Kビツトの構成とする。な
お、上述したように、Ｄ−RAMに対してはアド
レス情報を時分割して、つまり８ビツト単位で与
えることになる。
本実施例の構成を示す第１図において、端子１
０〜１２は画像メモリ（図示せず）のバスに夫々
接続されている。このうち、端子１０はデータバ
スMDに、端子１１はアドレスバスMA、また端
子１２はデータバスとアドレスバスに切換え可能
なアドレス・データバスMADに接続されてい
る。上記データバスMDを介して画像メモリから
供給される８ビツトの画像データをラツチ１３，
１４が保持する。また、アドレス・データバス
MADがデータバスとして機能している際、アド
レス・データバスMADを介して画像メモリから
供給される８ビツトのデータをラツチ１５が保持
する。１６〜１８は３ステートバツフアであり、
バツフア１６，１７は相補的にアクテイブ状態と
なり、アドレス・データバスMADをデータバ
ス、アドレスバスのいずれか一方に切換えてい
る。
０〜１２は画像メモリ（図示せず）のバスに夫々
接続されている。このうち、端子１０はデータバ
スMDに、端子１１はアドレスバスMA、また端
子１２はデータバスとアドレスバスに切換え可能
なアドレス・データバスMADに接続されてい
る。上記データバスMDを介して画像メモリから
供給される８ビツトの画像データをラツチ１３，
１４が保持する。また、アドレス・データバス
MADがデータバスとして機能している際、アド
レス・データバスMADを介して画像メモリから
供給される８ビツトのデータをラツチ１５が保持
する。１６〜１８は３ステートバツフアであり、
バツフア１６，１７は相補的にアクテイブ状態と
なり、アドレス・データバスMADをデータバ
ス、アドレスバスのいずれか一方に切換えてい
る。
上記バツフア１６〜１８はモードレジスタ１９
に格納され、画像メモリとしてＤ−RAMを使用
するか、Ｓ−RAMを使用するかを示すモード信
号Ｐ１に従つて、アクテイブ、又はハイインピー
ダンスに状態が制御される。この実施例では、画
像メモリとしてＤ−RAMを使用するときモード
信号Ｐ１を“１”、Ｓ−RAMを使用するとき
“０”にしている。データ処理回路２０は、画像
メモリから読み出した画像データを16ビツト単位
でデコード処理し、CRT等に表示するための表
示データを生成する。アドレス発生部２１は画像
メモリへのアドレス情報やラツチ１３〜１５への
ラツチパルスを作り出す。
に格納され、画像メモリとしてＤ−RAMを使用
するか、Ｓ−RAMを使用するかを示すモード信
号Ｐ１に従つて、アクテイブ、又はハイインピー
ダンスに状態が制御される。この実施例では、画
像メモリとしてＤ−RAMを使用するときモード
信号Ｐ１を“１”、Ｓ−RAMを使用するとき
“０”にしている。データ処理回路２０は、画像
メモリから読み出した画像データを16ビツト単位
でデコード処理し、CRT等に表示するための表
示データを生成する。アドレス発生部２１は画像
メモリへのアドレス情報やラツチ１３〜１５への
ラツチパルスを作り出す。
このアドレス発生部２０はその詳細を第２図に
示すように、16ビツトのアドレスカウンタ２１０
が画像メモリへのアドレス情報の基準を発生す
る。このアドレスカウンタ２１０は、クロツク
CK１を２分周する分周回路２１１の出力パルス
LP２をクロツクとする。また、このカウンタ２
１０の16ビツト出力Q0〜Q15は、アドレススイツ
チ２１２によつて下位８ビツトQ0〜Q7、上位８
ビツトQ8〜Q15が択一的に選択出力され、この選
択制御はアンドゲート２１３に入力するモード信
号Ｐ１と、上記パルスLP２をインバータ２１４
で反転した出力パルスLP１とによつて行なう。
示すように、16ビツトのアドレスカウンタ２１０
が画像メモリへのアドレス情報の基準を発生す
る。このアドレスカウンタ２１０は、クロツク
CK１を２分周する分周回路２１１の出力パルス
LP２をクロツクとする。また、このカウンタ２
１０の16ビツト出力Q0〜Q15は、アドレススイツ
チ２１２によつて下位８ビツトQ0〜Q7、上位８
ビツトQ8〜Q15が択一的に選択出力され、この選
択制御はアンドゲート２１３に入力するモード信
号Ｐ１と、上記パルスLP２をインバータ２１４
で反転した出力パルスLP１とによつて行なう。
次に、上述した構成の実施例のタイミングチヤ
ートを第３図及び第４図に示し、実施例の動作を
説明する。
ートを第３図及び第４図に示し、実施例の動作を
説明する。
まず、画像メモリとしてＤ−RAMを使用する
場合について、Ｄ−RAM使用時のタイミングチ
ヤートを示す第３図を用いて説明する。このと
き、上述したようにＤ−RAMに対するアドレス
情報は８ビツト単位に、ローアドレスとコラムア
ドレスとして与え、データの読み出しは16ビツト
単位で行なう。また、モードレジスタ１９にはモ
ード信号Ｐ１として“１”が格納されている。
場合について、Ｄ−RAM使用時のタイミングチ
ヤートを示す第３図を用いて説明する。このと
き、上述したようにＤ−RAMに対するアドレス
情報は８ビツト単位に、ローアドレスとコラムア
ドレスとして与え、データの読み出しは16ビツト
単位で行なう。また、モードレジスタ１９にはモ
ード信号Ｐ１として“１”が格納されている。
クロツクCK１（第３図ａ）を分周回路２１１
で２分周して得たパルスLP２（第３図ｃ）は、
インバータ２１４で反転されパルスLP１（第３
図ｂ）となる。上述したモード信号Ｐ１は“１”
であるため、このパルスLP１はアンドゲート２
１３を通過して（第３図ｄ）、アドレススイツチ
２１２のセレクト端子Ｓに印加する。従つて、ア
ドレススイツチ２１２は第３図ｅに示す上記カウ
ンタ２１０の下位ビツトQ0〜Q7と上位ビツトQ8
〜Q15を、パルスLP１の極性“０”，“１”に従つ
て時分割し、アドレス情報DAD（第３図ｆ）とし
て出力する。なお、第３図中のアドレス値は16進
で表現している。この８ビツト単位に多重された
アドレス情報DADは、アドレスバスMA0-7を通
しローアドレス、コラムアドレスとしてＤ−
RAMのアドレス入力に与えられる。コラムアド
レス入力後、一定のアクセス期間で、画像メモリ
のデータ出力Ｄは第３図ｇに示すように確定す
る。
で２分周して得たパルスLP２（第３図ｃ）は、
インバータ２１４で反転されパルスLP１（第３
図ｂ）となる。上述したモード信号Ｐ１は“１”
であるため、このパルスLP１はアンドゲート２
１３を通過して（第３図ｄ）、アドレススイツチ
２１２のセレクト端子Ｓに印加する。従つて、ア
ドレススイツチ２１２は第３図ｅに示す上記カウ
ンタ２１０の下位ビツトQ0〜Q7と上位ビツトQ8
〜Q15を、パルスLP１の極性“０”，“１”に従つ
て時分割し、アドレス情報DAD（第３図ｆ）とし
て出力する。なお、第３図中のアドレス値は16進
で表現している。この８ビツト単位に多重された
アドレス情報DADは、アドレスバスMA0-7を通
しローアドレス、コラムアドレスとしてＤ−
RAMのアドレス入力に与えられる。コラムアド
レス入力後、一定のアクセス期間で、画像メモリ
のデータ出力Ｄは第３図ｇに示すように確定す
る。
Ｄ−RAM使用時には、モード信号Ｐ１が
“１”であるため、上記３ステートバツフア１６
はアクテイブ状態となり、バツフア１７，１８は
ハイインピーダンス状態となる。即ち、アドレ
ス・データバスMAD8-15はデータバスに切換わ
り、データバスMD0-7と共に画像メモリの出力
データＤが供給される。データバスMD0-7、ア
ドレス・データバスMAD8-15に供給された画像
データＤは、夫々ラツチ１３，１５に上記パルス
LP２の立ち上りのタイミングでラツチされる。
ラツチ１３，１５にラツチされた計16ビツトの画
像データＤは、データ処理回路２０に入力（第３
図ｈ）し、デコード処理され表示データに変換さ
れる。
“１”であるため、上記３ステートバツフア１６
はアクテイブ状態となり、バツフア１７，１８は
ハイインピーダンス状態となる。即ち、アドレ
ス・データバスMAD8-15はデータバスに切換わ
り、データバスMD0-7と共に画像メモリの出力
データＤが供給される。データバスMD0-7、ア
ドレス・データバスMAD8-15に供給された画像
データＤは、夫々ラツチ１３，１５に上記パルス
LP２の立ち上りのタイミングでラツチされる。
ラツチ１３，１５にラツチされた計16ビツトの画
像データＤは、データ処理回路２０に入力（第３
図ｈ）し、デコード処理され表示データに変換さ
れる。
以上述べたように、画像メモリとしてＤ−
RAMを思用する場合には、アドレス・データバ
スMAD8-15はデータバスとして使用される。そ
のため、アドレス情報はパルスLP１の一周期期
間に８ビツト単位でローアドレス、コラムアドレ
スとしてアドレスバスMA0-7を介して画像メモ
リに与えられる。また、データ情報はデータバス
MD0-7及びアドレス・データバスMAD8-15を介
して16ビツト単位で、データ処理回路２０に与え
られる。
RAMを思用する場合には、アドレス・データバ
スMAD8-15はデータバスとして使用される。そ
のため、アドレス情報はパルスLP１の一周期期
間に８ビツト単位でローアドレス、コラムアドレ
スとしてアドレスバスMA0-7を介して画像メモ
リに与えられる。また、データ情報はデータバス
MD0-7及びアドレス・データバスMAD8-15を介
して16ビツト単位で、データ処理回路２０に与え
られる。
次に、画像メモリとしてＳ−RAMを使用する
場合について、Ｓ−RAM使用時のタイミングチ
ヤートを示す第４図を用いて説明する。このと
き、上述したようにＳ−RAMに対するアドレス
情報は16ビツト単位で一度に与え、データの読み
出しは８ビツト単位で行なう。また、モードレジ
スタ１９にはモード信号Ｐ１として“０”が格納
されている。
場合について、Ｓ−RAM使用時のタイミングチ
ヤートを示す第４図を用いて説明する。このと
き、上述したようにＳ−RAMに対するアドレス
情報は16ビツト単位で一度に与え、データの読み
出しは８ビツト単位で行なう。また、モードレジ
スタ１９にはモード信号Ｐ１として“０”が格納
されている。
モード信号Ｐ１は“０”であるから、パルス
LP１（第４図ｂ）はアンドゲート２１３でゲー
トされ（第４図ｄ）、常に“０”がアドレススイ
ツチ２１２のセレクト端子Ｓに印加する。従つ
て、アドレススイツチ２１２は、第４図ｅに示す
カウンタ２１０の下位８ビツトQ0〜Q7を常にア
ドレス情報DAD（第４図ｆ）として出力する。こ
のアドレス情報DADはアドレスバスMA0-7を介
して画像メモリに供給される。また、アドレス情
報SAD（第４図ｇ）としては、カウンタ２１０の
上位８ビツトQ8〜Q15のうちMSBであるQ15をパ
ルスLP１で置き換えた８ビツトの情報が用いら
れる。従つて、アドレス情報SADはパルスLP１
の一周期期間に、MSBであるパルスLP１が
“０”，“１”に変わるため、２種類与えられる。
LP１（第４図ｂ）はアンドゲート２１３でゲー
トされ（第４図ｄ）、常に“０”がアドレススイ
ツチ２１２のセレクト端子Ｓに印加する。従つ
て、アドレススイツチ２１２は、第４図ｅに示す
カウンタ２１０の下位８ビツトQ0〜Q7を常にア
ドレス情報DAD（第４図ｆ）として出力する。こ
のアドレス情報DADはアドレスバスMA0-7を介
して画像メモリに供給される。また、アドレス情
報SAD（第４図ｇ）としては、カウンタ２１０の
上位８ビツトQ8〜Q15のうちMSBであるQ15をパ
ルスLP１で置き換えた８ビツトの情報が用いら
れる。従つて、アドレス情報SADはパルスLP１
の一周期期間に、MSBであるパルスLP１が
“０”，“１”に変わるため、２種類与えられる。
ここで、Ｓ−RAM使用時にはモード信号Ｐ１
が“０”であるため、３ステートバツフア１６は
ハイインピーダンス状態、バツフア１７，１８は
アクテイブ状態となる。即ち、アドレス・データ
バスMAD8-15はアドレスバスに切換わり、アド
レス情報SADを画像メモリに供給する。従つて、
画像メモリのアドレス情報はアドレスバス
MA0-7、アドレス・データバスMAD8-15を介し
て16ビツト単位で一度に、しかも、パルスLP１
の一周期期間に２回与えられる。そのため、画像
メモリのデータ出力DDは第４図ｈに示すよう
に、パルスLP２の一周期期間に２回出力される。
この画像メモリからのデータは、データバス
MD0-7を介して８ビツト単位でラツチ１３，１
４にラツチされる。
が“０”であるため、３ステートバツフア１６は
ハイインピーダンス状態、バツフア１７，１８は
アクテイブ状態となる。即ち、アドレス・データ
バスMAD8-15はアドレスバスに切換わり、アド
レス情報SADを画像メモリに供給する。従つて、
画像メモリのアドレス情報はアドレスバス
MA0-7、アドレス・データバスMAD8-15を介し
て16ビツト単位で一度に、しかも、パルスLP１
の一周期期間に２回与えられる。そのため、画像
メモリのデータ出力DDは第４図ｈに示すよう
に、パルスLP２の一周期期間に２回出力される。
この画像メモリからのデータは、データバス
MD0-7を介して８ビツト単位でラツチ１３，１
４にラツチされる。
ところで、ラツチ１４のクロツク端子CKには
パルスLP１が入力されているので、ラツチ１４
にはパルスLP１が“０”の時にデータバス
MD0-7に供給された画像データDD、例えば
DD00，DD10が、パルスLP１の立ち上りのタイミ
ングでラツチされる。このラツチ１４の出力はア
クテイブ状態となつている３ステートバツフア１
８を介して、ラツチ１５にパルスLP２の立ち上
りのタイミングでラツチされる。これと同時に、
ラツチ１３にはラツチパルスLP２が“０”の時、
つまりラツチパルスLP１が“１”の時にデータ
バスMD0-7に供給された画像データDD、列えば
DD01，DD11が、ラツチされる。即ち、ラツチ１
３，１４にはパルスLP２の立ち上りに同期して、
計16ビツトの画像データＤがラツチされ、データ
処理回路２０に入力（第４図ｉ）し、デコード処
理され表示データに変換される。
パルスLP１が入力されているので、ラツチ１４
にはパルスLP１が“０”の時にデータバス
MD0-7に供給された画像データDD、例えば
DD00，DD10が、パルスLP１の立ち上りのタイミ
ングでラツチされる。このラツチ１４の出力はア
クテイブ状態となつている３ステートバツフア１
８を介して、ラツチ１５にパルスLP２の立ち上
りのタイミングでラツチされる。これと同時に、
ラツチ１３にはラツチパルスLP２が“０”の時、
つまりラツチパルスLP１が“１”の時にデータ
バスMD0-7に供給された画像データDD、列えば
DD01，DD11が、ラツチされる。即ち、ラツチ１
３，１４にはパルスLP２の立ち上りに同期して、
計16ビツトの画像データＤがラツチされ、データ
処理回路２０に入力（第４図ｉ）し、デコード処
理され表示データに変換される。
このことは、Ｄ−RAM使用時のデータ処理回
路２０への画像データの与え方と全く同一であ
る。従つて、データ処理回路２０はＤ−RAM使
用時、Ｓ−RAM使用時にかかわらず同じ構成で
よく、画像データの変換部を必要としない。
路２０への画像データの与え方と全く同一であ
る。従つて、データ処理回路２０はＤ−RAM使
用時、Ｓ−RAM使用時にかかわらず同じ構成で
よく、画像データの変換部を必要としない。
以上述べたように、画像メモリとしてＳ−
RAMを使用する場合には、アドレス・データバ
スMAD8-15はアドレスバスとして使用される。
そのため、アドレス情報はアドレスバスMA0-7、
アドレス・データバスMAD8-15を介して、パル
スLP１の一周期期間に16ビツト単位で２回与え
られる。また、データ情報はデータバスMD0-7
を介して８ビツト単位でラツチ１３，１４にラツ
チされる。更にラツチ１４にラツチされたデータ
情報は、ラツチ１５にラツチ１３と同じタイミン
グでラツチされ、データ処理回路２０にはＤ−
RAM使用時と同じ16ビツトのデータ構成で、か
つ同じタイミングでデータ情報が与えられる。
RAMを使用する場合には、アドレス・データバ
スMAD8-15はアドレスバスとして使用される。
そのため、アドレス情報はアドレスバスMA0-7、
アドレス・データバスMAD8-15を介して、パル
スLP１の一周期期間に16ビツト単位で２回与え
られる。また、データ情報はデータバスMD0-7
を介して８ビツト単位でラツチ１３，１４にラツ
チされる。更にラツチ１４にラツチされたデータ
情報は、ラツチ１５にラツチ１３と同じタイミン
グでラツチされ、データ処理回路２０にはＤ−
RAM使用時と同じ16ビツトのデータ構成で、か
つ同じタイミングでデータ情報が与えられる。
以上説明したように、この実施例では、画像メ
モリへのバスをデータバスMD、アドレスバス
MA及びモード信号Ｐ１によつてデータバスとア
ドレスバスに切換えて使用できるアドレス・デー
タバスMADという構成にすることにより、モー
ドレジスタにモード信号Ｐ１を設定するだけで、
画像メモリとしてＤ−RAM，Ｓ−RAMの両方
を使用できる汎用性の高い画像メモリ制御装置を
得ることができる。
モリへのバスをデータバスMD、アドレスバス
MA及びモード信号Ｐ１によつてデータバスとア
ドレスバスに切換えて使用できるアドレス・デー
タバスMADという構成にすることにより、モー
ドレジスタにモード信号Ｐ１を設定するだけで、
画像メモリとしてＤ−RAM，Ｓ−RAMの両方
を使用できる汎用性の高い画像メモリ制御装置を
得ることができる。
従つて、画像メモリ制御装置の適用されるシス
テムに応じて、画像メモリとしてＤ−RAM，Ｓ
−RAMが自由に選択できる利点を有する。
テムに応じて、画像メモリとしてＤ−RAM，Ｓ
−RAMが自由に選択できる利点を有する。
また、Ｄ−RAM使用時と、Ｓ−RAM使用時
において、画像メモリから供給される画像データ
をラツチし、データ処理回路に与えるデータ構成
が同一であるため、データ処理回路を同一にする
ことが可能となり、ハード構成が簡略化できる利
点を有する。
において、画像メモリから供給される画像データ
をラツチし、データ処理回路に与えるデータ構成
が同一であるため、データ処理回路を同一にする
ことが可能となり、ハード構成が簡略化できる利
点を有する。
なお、この実施例ではアドレス情報のインター
フエースが異なるメモリとしてＤ−RAM，Ｓ−
RAMを例に挙げて説明したが、本発明はこれに
限定されるものではない。
フエースが異なるメモリとしてＤ−RAM，Ｓ−
RAMを例に挙げて説明したが、本発明はこれに
限定されるものではない。
本発明によれば、画像メモリへのバスを、デー
タバス、アドレスバス及びモード設定によりデー
タバスとアドレスバスに切換え可能なアドレス・
データバスで構成しているので、モード設定を行
なうだけで画像メモリとして夫々アドレス情報の
インターフエースが異なるメモリを使用でき、汎
用性が極めて高くなる。
タバス、アドレスバス及びモード設定によりデー
タバスとアドレスバスに切換え可能なアドレス・
データバスで構成しているので、モード設定を行
なうだけで画像メモリとして夫々アドレス情報の
インターフエースが異なるメモリを使用でき、汎
用性が極めて高くなる。
第１図は本発明の画像メモリ制御装置に係る一
実施例を示す回路図、第２図は第１図に示す実施
例の一部の詳細を示す回路図、第３図及び第４図
は実施例の動作を説明するタイミングチヤートで
ある。 １０〜１２…端子、１３〜１５…ラツチ、１６
〜１８…３ステートバツフア、１９…モードレジ
スタ、２０…データ処理回路、２１…アドレス発
生部。
実施例を示す回路図、第２図は第１図に示す実施
例の一部の詳細を示す回路図、第３図及び第４図
は実施例の動作を説明するタイミングチヤートで
ある。 １０〜１２…端子、１３〜１５…ラツチ、１６
〜１８…３ステートバツフア、１９…モードレジ
スタ、２０…データ処理回路、２１…アドレス発
生部。
Claims (1)
- 【特許請求の範囲】 １ 画像表示領域の表示位置に対応したアドレス
に画像データが格納されている画像メモリから、
該画像データを読み出して表示装置に表示する画
像メモリ制御装置において、 前記画像メモリに対するアドレス情報の供給形
態を示すモードが設定されるモード設定手段と、 前記画像メモリから読み出された画像データ
を、前記表示装置の画像表示領域上に表示すべき
表示データに変換するデータ処理手段と、 このデータ処理手段に前記画像メモリから読み
出した画像データを供給するデータバス手段と、 前記画像メモリに対し、画像表示領域の表示位
置に対応した画像データを読み出すためのアドレ
ス情報を発生するアドレス発生手段と、 このアドレス発生手段が発生するアドレス情報
を前記画像メモリに供給するアドレスバス手段
と、 前記モード設定手段に設定されたモードに応じ
て、前記アドレス発生手段からのアドレス情報を
前記アドレスバスとともに前記画像メモリに供給
するか、前記画像メモリからの画像データを前記
データバスとともに前記データ処理手段に供給す
るかが、択一的に規定されるアドレス・データバ
ス手段とを具備したことを特徴とする画像メモリ
制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061863A JPS61223785A (ja) | 1985-03-28 | 1985-03-28 | 画像メモリ制御装置 |
| DE19863610301 DE3610301A1 (de) | 1985-03-28 | 1986-03-26 | Speichersteuervorrichtung |
| US06/844,624 US4796221A (en) | 1985-03-28 | 1986-03-27 | Memory control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061863A JPS61223785A (ja) | 1985-03-28 | 1985-03-28 | 画像メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61223785A JPS61223785A (ja) | 1986-10-04 |
| JPH0443593B2 true JPH0443593B2 (ja) | 1992-07-17 |
Family
ID=13183378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60061863A Granted JPS61223785A (ja) | 1985-03-28 | 1985-03-28 | 画像メモリ制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4796221A (ja) |
| JP (1) | JPS61223785A (ja) |
| DE (1) | DE3610301A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202962A (en) * | 1987-03-31 | 1993-04-13 | Hitachi, Ltd. | Graphic processor suitable for graphic data transfer and conversion processes |
| JPS643739A (en) * | 1987-06-26 | 1989-01-09 | Toshiba Corp | Information processor |
| US5274784A (en) * | 1989-01-13 | 1993-12-28 | International Business Machines Corporation | Data transfer using bus address lines |
| JP2905640B2 (ja) * | 1992-03-30 | 1999-06-14 | シャープ株式会社 | メモリインタフェイス装置 |
| US5918242A (en) * | 1994-03-14 | 1999-06-29 | International Business Machines Corporation | General-purpose customizable memory controller |
| US5634105A (en) * | 1994-07-21 | 1997-05-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device to interface control signals for a DRAM to a SRAM |
| US5638520A (en) * | 1995-03-31 | 1997-06-10 | Motorola, Inc. | Method and apparatus for distributing bus loading in a data processing system |
| KR19980033054A (ko) * | 1996-10-23 | 1998-07-25 | 윌리엄비.켐플러 | 프로그램 가능 메모리 액세스 |
| DE19941348A1 (de) | 1999-08-31 | 2001-03-08 | Micronas Gmbh | Speicherzugriffseinheit für den wahlweisen Zugriff auf eine statische Speichereinheit oder eine dynamische Speichereinheit sowie zugehörige Zugriffsverfahren |
| JP2003007065A (ja) * | 2001-06-21 | 2003-01-10 | Nec Microsystems Ltd | データ記憶回路、データ処理装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US31200A (en) * | 1861-01-22 | I H S White | Newspaper-file | |
| USRE31200F1 (en) | 1976-01-19 | 1990-05-29 | Raster scan display apparatus for dynamically viewing image elements stored in a random access memory array | |
| US4144562A (en) * | 1977-06-23 | 1979-03-13 | Ncr Corporation | System and method for increasing microprocessor output data rate |
| JPS54144827A (en) * | 1978-05-04 | 1979-11-12 | Hitachi Ltd | Address signal supply system for memory circuit |
| US4462073A (en) * | 1978-11-08 | 1984-07-24 | Data General Corporation | Apparatus for fetching and decoding instructions |
| JPS584470A (ja) * | 1981-07-01 | 1983-01-11 | Hitachi Ltd | メモリ制御装置 |
| JPS58139241A (ja) * | 1982-02-10 | 1983-08-18 | Toshiba Corp | 画像メモリアクセス方式 |
| JPS58176745A (ja) * | 1982-04-09 | 1983-10-17 | Hitachi Ltd | 情報出力システム |
| US4595996A (en) * | 1983-04-25 | 1986-06-17 | Sperry Corporation | Programmable video display character control circuit using multi-purpose RAM for display attributes, character generator, and refresh memory |
| US4663732A (en) * | 1984-02-22 | 1987-05-05 | Kla Instruments Corporation | Apparatus for storing and retrieving data in predetermined multi-bit quantities containing fewer bits of data than word length quantities |
-
1985
- 1985-03-28 JP JP60061863A patent/JPS61223785A/ja active Granted
-
1986
- 1986-03-26 DE DE19863610301 patent/DE3610301A1/de active Granted
- 1986-03-27 US US06/844,624 patent/US4796221A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61223785A (ja) | 1986-10-04 |
| DE3610301A1 (de) | 1986-10-02 |
| US4796221A (en) | 1989-01-03 |
| DE3610301C2 (ja) | 1990-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4649377A (en) | Split image display control unit | |
| KR100324843B1 (ko) | 액정표시제어장치, 그것을 사용한 액정표시장치 및 정보처리장치 | |
| US4356482A (en) | Image pattern control system | |
| JPH0443593B2 (ja) | ||
| JPS592905B2 (ja) | デイスプレイ装置 | |
| JPH05134652A (ja) | デイスプレイシステム | |
| JPH01310390A (ja) | フレーム・メモリ制御方式 | |
| JPS5958538A (ja) | 文字図形表示装置 | |
| JPS5913741B2 (ja) | デイスプレイ装置 | |
| GB2234094A (en) | Dual-mode video board with parallel-to-serial conversion | |
| JPS6048828B2 (ja) | メモリアドレス方式 | |
| JP2822421B2 (ja) | 走査型表示装置 | |
| JPS63285591A (ja) | 画像表示装置 | |
| JPH0378633B2 (ja) | ||
| JPH087547B2 (ja) | 表示メモリアドレス装置 | |
| JPH0623793B2 (ja) | ラスタ走査式波形表示装置の輝度補間方法 | |
| JPH0469908B2 (ja) | ||
| JPS644194B2 (ja) | ||
| JPS5995589A (ja) | Ｃｒｔ表示装置 | |
| JPS62121994A (ja) | 半導体メモリ | |
| JPS60205490A (ja) | 表示制御回路 | |
| JPS6221191A (ja) | 表示制御装置 | |
| JPH01118885A (ja) | ビデオインターフェイス変換方式 | |
| JPS6021086A (ja) | キヤラクタ発生装置 | |
| JPH0432592B2 (ja) |