JPH0258782B2 - - Google Patents
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- JPH0258782B2 JPH0258782B2 JP57036142A JP3614282A JPH0258782B2 JP H0258782 B2 JPH0258782 B2 JP H0258782B2 JP 57036142 A JP57036142 A JP 57036142A JP 3614282 A JP3614282 A JP 3614282A JP H0258782 B2 JPH0258782 B2 JP H0258782B2
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- JP
- Japan
- Prior art keywords
- transistor
- circuit
- input
- voltage
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は静電破壊防止回路を有する半導体集積
回路に関する。近年電子産業において、集積回
路、大規模集積回路あるいは超大規模集積回路が
極めて多量に使用されているが、これらの部品を
とり扱う上に於いてしばしば静電気による破壊が
生じ大きな問題となつてきている。しかも、最近
半導体集積回路の高集積密度化、スイツチングの
高速化を計るため、回路構成素子が微細寸法化お
よび浅い接合構成となり益々静電破壊が発生し易
くなつてきている。
回路に関する。近年電子産業において、集積回
路、大規模集積回路あるいは超大規模集積回路が
極めて多量に使用されているが、これらの部品を
とり扱う上に於いてしばしば静電気による破壊が
生じ大きな問題となつてきている。しかも、最近
半導体集積回路の高集積密度化、スイツチングの
高速化を計るため、回路構成素子が微細寸法化お
よび浅い接合構成となり益々静電破壊が発生し易
くなつてきている。
例えば第１図に示すような従来回路において、
接地端子３に対し負の静電電圧が入力端子１に印
加された場合は、集積回路間の不整合により発生
する反射波の負の電圧を抑えるために、入力端子
１と接地端子３との間に接続された入力クランプ
シヨツトキ―バリア―・ダイオード４（以下入力
クランプSBDと略記）により、入力ゲートシヨ
ツトキー・バリア―・ダイオード５（以下入力ゲ
ートSBDと略記）が静電気から保護されるが、
接地端子３あるいは電源端子２に対し正の静電電
圧が入力端子１に印加されると、上記入力クラン
プSBD４はほとんど入力回路に対する保護効果
を持たず、入力ゲートSBD５あるいは極端な場
合入力クランプSBD４までも破壊されてしまう。
以下詳細に説明する。
接地端子３に対し負の静電電圧が入力端子１に印
加された場合は、集積回路間の不整合により発生
する反射波の負の電圧を抑えるために、入力端子
１と接地端子３との間に接続された入力クランプ
シヨツトキ―バリア―・ダイオード４（以下入力
クランプSBDと略記）により、入力ゲートシヨ
ツトキー・バリア―・ダイオード５（以下入力ゲ
ートSBDと略記）が静電気から保護されるが、
接地端子３あるいは電源端子２に対し正の静電電
圧が入力端子１に印加されると、上記入力クラン
プSBD４はほとんど入力回路に対する保護効果
を持たず、入力ゲートSBD５あるいは極端な場
合入力クランプSBD４までも破壊されてしまう。
以下詳細に説明する。
第１図に示す従来回路に於いて、接地端子３に
対し、入力端子１に負の静電電圧が印加された場
合、静電気の放電電流が入力クランプSBD４を
順方向に流れるため入力回路は静電気から保護さ
れる。
対し、入力端子１に負の静電電圧が印加された場
合、静電気の放電電流が入力クランプSBD４を
順方向に流れるため入力回路は静電気から保護さ
れる。
しかしながら、これとは逆に接地端子３あるい
は電源端子２に対し正の大きな静電電圧が入力端
子１に印加された場合は、入力ゲートSBD５お
よび入力クランプSBD４は極度に逆バイアス状
態となる。ここで、通常入力クランプSBD４は
回路の正常動作時の入力漏洩電流を小さくし、し
かも入力耐圧を高めるためガードリング構造の
SBDが用いられその耐圧は30ボルト程ある。し
かしながら、回路の閾値電圧が低くならぬように
入力ゲートSBD５は順方向電圧の低いSBDとす
る必要があり、同一構成面積に於いて順方向電圧
が低いガードリングのないSBDで構成される。
従つておのずと入力ゲートSBD５のブレークダ
ウン電圧は低くなり15V程度となる。
は電源端子２に対し正の大きな静電電圧が入力端
子１に印加された場合は、入力ゲートSBD５お
よび入力クランプSBD４は極度に逆バイアス状
態となる。ここで、通常入力クランプSBD４は
回路の正常動作時の入力漏洩電流を小さくし、し
かも入力耐圧を高めるためガードリング構造の
SBDが用いられその耐圧は30ボルト程ある。し
かしながら、回路の閾値電圧が低くならぬように
入力ゲートSBD５は順方向電圧の低いSBDとす
る必要があり、同一構成面積に於いて順方向電圧
が低いガードリングのないSBDで構成される。
従つておのずと入力ゲートSBD５のブレークダ
ウン電圧は低くなり15V程度となる。
このような集積回路構造に於いて、前述の如く
入力端子１に正の静電電圧が印加されると入力ゲ
ートSBD５が激しくブレークダウンし、静電電
荷は入力端子１から、入力ゲートSBD５、入力
プルアツプ抵抗６を経て電源端子２へ、あるいは
入力ゲートSBD５から次段トランジスタ７のベ
ースへと放電される。このとき、入力に印加され
た静電電圧が高い場合はおのずと入力ゲート
SBD５を逆方向に流れる静電電荷放電電流が大
きくなり入力ゲートSBD５は破壊されてしまう。
また極端な場合は入力クランプSBD４までも破
壊されてしまう。
入力端子１に正の静電電圧が印加されると入力ゲ
ートSBD５が激しくブレークダウンし、静電電
荷は入力端子１から、入力ゲートSBD５、入力
プルアツプ抵抗６を経て電源端子２へ、あるいは
入力ゲートSBD５から次段トランジスタ７のベ
ースへと放電される。このとき、入力に印加され
た静電電圧が高い場合はおのずと入力ゲート
SBD５を逆方向に流れる静電電荷放電電流が大
きくなり入力ゲートSBD５は破壊されてしまう。
また極端な場合は入力クランプSBD４までも破
壊されてしまう。
これを改善するために入力ゲートSBD５の面
積を大きくすることが考えられるが、SBD５の
面積を大きくすることは、そのダイオードの容量
が大きくなることを意味し、多入力回路構成の場
合次段トランジスタ７のベース点の容量が増加し
回路のスイツチングスピードの低下をまねき好ま
しくない。また入力ゲトSBD５の面積を大きく
することはチツプ面積の増大をまねき高集積密度
化に極めて不利となる。しかもこの面積を大きく
することの効果そのものも多くは望めない。
積を大きくすることが考えられるが、SBD５の
面積を大きくすることは、そのダイオードの容量
が大きくなることを意味し、多入力回路構成の場
合次段トランジスタ７のベース点の容量が増加し
回路のスイツチングスピードの低下をまねき好ま
しくない。また入力ゲトSBD５の面積を大きく
することはチツプ面積の増大をまねき高集積密度
化に極めて不利となる。しかもこの面積を大きく
することの効果そのものも多くは望めない。
以上述べた通り、第１図に示すような従来回路
は、接地端子あるいは電源端子に対し正の静電電
圧が入力端子に印加された場合入力ゲートSBD、
入力クランプSBD等の入力回路素子が破壊され
易いという大きな欠点を有していた。
は、接地端子あるいは電源端子に対し正の静電電
圧が入力端子に印加された場合入力ゲートSBD、
入力クランプSBD等の入力回路素子が破壊され
易いという大きな欠点を有していた。
本発明はこのような事情に鑑みてなされたもの
で、入力端子に印加された正の静電電圧に対して
効果的な静電破壊防止回路を具備した半導体集積
回路を提供することを目的とする。
で、入力端子に印加された正の静電電圧に対して
効果的な静電破壊防止回路を具備した半導体集積
回路を提供することを目的とする。
本発明によれば、コレクタが入力端子に、エミ
ツタが接地端子または電源端子に接続されたトラ
ンジスタと該トランジスタのベース・エミツタ間
に接続された、ダイオードと抵抗の直列接続回路
を含んでなる静電破壊防止回路を有することを特
徴とし、入力静電耐圧の大幅に改善された半導体
集積回路を得ることができる。
ツタが接地端子または電源端子に接続されたトラ
ンジスタと該トランジスタのベース・エミツタ間
に接続された、ダイオードと抵抗の直列接続回路
を含んでなる静電破壊防止回路を有することを特
徴とし、入力静電耐圧の大幅に改善された半導体
集積回路を得ることができる。
次に本発明をその実施例に従い図面を用いて詳
細に説明する。
細に説明する。
第２図は本発明の一実施例を示す回路接続図で
ある。本発明回路が第１図に示す従来回路と異な
るところは、新たに、ベース、エミツタ間に
SBD９と抵抗１０の直列回路が接続されたエミ
ツタ接地のトランジスタ８のコレクタを入力端子
１に接続したことである。以下このような本発明
静電破壊防止回路の動作について述べる。
ある。本発明回路が第１図に示す従来回路と異な
るところは、新たに、ベース、エミツタ間に
SBD９と抵抗１０の直列回路が接続されたエミ
ツタ接地のトランジスタ８のコレクタを入力端子
１に接続したことである。以下このような本発明
静電破壊防止回路の動作について述べる。
いま入力端子１に正の静電電圧が印加された場
合、本発明により新たに付加された静電破壊防止
回路のトランジスタ８のコレクタ、ベース接合が
逆バイアスとなり、まず逆バイアス漏洩電流がコ
レクタ―ベース―BD９―抵抗１０を経て接地端
子３へと流れる。入力端子１の電圧の上昇に伴な
い上記漏洩電流ILCBが増加し、SBD９を抵抗１０
の直列接続回路の電位降下が、トランジスタ８の
ベース・エミツタ間順方向閾値電圧VBE8に達する
と、漏洩電流ILCBの一部がトランジスタ８のベー
ス端子へ流れ込みトランジスタ８が導通し、入力
端子へ流れ込んだ静電気放電電流の大部分がトラ
ンジスタ８の導通電流としてコレクタへ流れ込
み、そのエミツタから接地端子へと流れ出る。
合、本発明により新たに付加された静電破壊防止
回路のトランジスタ８のコレクタ、ベース接合が
逆バイアスとなり、まず逆バイアス漏洩電流がコ
レクタ―ベース―BD９―抵抗１０を経て接地端
子３へと流れる。入力端子１の電圧の上昇に伴な
い上記漏洩電流ILCBが増加し、SBD９を抵抗１０
の直列接続回路の電位降下が、トランジスタ８の
ベース・エミツタ間順方向閾値電圧VBE8に達する
と、漏洩電流ILCBの一部がトランジスタ８のベー
ス端子へ流れ込みトランジスタ８が導通し、入力
端子へ流れ込んだ静電気放電電流の大部分がトラ
ンジスタ８の導通電流としてコレクタへ流れ込
み、そのエミツタから接地端子へと流れ出る。
ここでトランジスタ８は静電破壊防止の目的の
みで考えるならばベース開放が望ましいが、この
場合通常動作時トランジスタ８のベースへ何らか
の漏洩電流ILが流れ込むとやはりトランジスタ８
が能動状態となりその漏洩電流ILのhFE倍のコレ
クタ電流が流れ込む。すなわちトランジスタ８を
ベース開放とすることは、通常動作に於いて入力
に高レベル電圧が印加されたときの高レベル入力
電流IIHの増大をまねき好ましくない。
みで考えるならばベース開放が望ましいが、この
場合通常動作時トランジスタ８のベースへ何らか
の漏洩電流ILが流れ込むとやはりトランジスタ８
が能動状態となりその漏洩電流ILのhFE倍のコレ
クタ電流が流れ込む。すなわちトランジスタ８を
ベース開放とすることは、通常動作に於いて入力
に高レベル電圧が印加されたときの高レベル入力
電流IIHの増大をまねき好ましくない。
一放、上記漏洩電流ILが存在しても容易にトラ
ンジスタ８のベースが駆動されることがないよう
にするたトランジスタ８のベースと接地間に抵抗
のみを接続することも考えられるが、この場合、
抵抗が小さすぎると、入力端子１に静電電圧が印
加され、トランジスタ８のコレクタ、ベース接合
がブレークダウンしたときの電流が相当大きくな
らないと抵抗の電位降下がトランジスタ８のベー
ス・エミツタ間接合順方向電圧以上とならないた
めトランジスタ８が作動し得ない。すなわち、こ
の抵抗が小さすぎると抵抗の電位降下がトランジ
スタ８のベース、エミツタ間順方向電圧になる前
にトランジスタ８のコレクタ、ベース接合ブレー
クダウン電流がトランジスタ８の破壊にいたる限
界電流値を起えてしまい、トランジスタ８が何ら
回路の保護作用を呈し得ないようにトランジスタ
８自身が破壊してしまう。従つて、トランジスタ
８のベースと接地間に抵抗のみを接続する場合こ
の抵抗値は極めて大きなものでなければならず、
実験では15kΩ程度必要であつた。このことは、
この抵抗を半導体集積回路として構成するに多大
の面積を必要とし高集積密度化に著るしく不向き
であることを示す。
ンジスタ８のベースが駆動されることがないよう
にするたトランジスタ８のベースと接地間に抵抗
のみを接続することも考えられるが、この場合、
抵抗が小さすぎると、入力端子１に静電電圧が印
加され、トランジスタ８のコレクタ、ベース接合
がブレークダウンしたときの電流が相当大きくな
らないと抵抗の電位降下がトランジスタ８のベー
ス・エミツタ間接合順方向電圧以上とならないた
めトランジスタ８が作動し得ない。すなわち、こ
の抵抗が小さすぎると抵抗の電位降下がトランジ
スタ８のベース、エミツタ間順方向電圧になる前
にトランジスタ８のコレクタ、ベース接合ブレー
クダウン電流がトランジスタ８の破壊にいたる限
界電流値を起えてしまい、トランジスタ８が何ら
回路の保護作用を呈し得ないようにトランジスタ
８自身が破壊してしまう。従つて、トランジスタ
８のベースと接地間に抵抗のみを接続する場合こ
の抵抗値は極めて大きなものでなければならず、
実験では15kΩ程度必要であつた。このことは、
この抵抗を半導体集積回路として構成するに多大
の面積を必要とし高集積密度化に著るしく不向き
であることを示す。
本発明の場合SBD９はこの改善を目的として
挿入されたものであり、SBD９の順方向電圧に
よりそれを直列接続された抵抗１０の抵抗値が小
さくともわずかのトランジスタ８のコレクタ、ベ
ース接合ブレークダウン電流が流れただけでこの
直列回路の電位降下がトランジスタ８のベース、
エミツタ間を順方向バイアス以上になるという効
果を有する。従つて本考案回路の抵抗１０は、ト
ランジスタ８のベースを抵抗のみで接地した場合
に比較し著るしく小さな抵抗値で十分となり、お
のずと小面積にて集積回路化が可能となる。
挿入されたものであり、SBD９の順方向電圧に
よりそれを直列接続された抵抗１０の抵抗値が小
さくともわずかのトランジスタ８のコレクタ、ベ
ース接合ブレークダウン電流が流れただけでこの
直列回路の電位降下がトランジスタ８のベース、
エミツタ間を順方向バイアス以上になるという効
果を有する。従つて本考案回路の抵抗１０は、ト
ランジスタ８のベースを抵抗のみで接地した場合
に比較し著るしく小さな抵抗値で十分となり、お
のずと小面積にて集積回路化が可能となる。
例えば、トランジスタ８のベース、エミツタ接
合を順バイアスするに必要な電圧をVBE8、トラン
ジスタ８が破壊にいたつてしまうコレクタ、ベー
ス接合ブレークダウン電流をICBD、本発明回路の
SBD９の導通電流がICBDのときの順方向電圧を
Vs、抵抗１０の抵抗値をＲ、およびトランジス
タ８のベースが抵抗のみで接地された場合の抵抗
値をR′とすると、２つの回路がそれぞれ静電破
壊防止回路として動作するためには下式が成立し
なければならない。
合を順バイアスするに必要な電圧をVBE8、トラン
ジスタ８が破壊にいたつてしまうコレクタ、ベー
ス接合ブレークダウン電流をICBD、本発明回路の
SBD９の導通電流がICBDのときの順方向電圧を
Vs、抵抗１０の抵抗値をＲ、およびトランジス
タ８のベースが抵抗のみで接地された場合の抵抗
値をR′とすると、２つの回路がそれぞれ静電破
壊防止回路として動作するためには下式が成立し
なければならない。
トランジスタ８が抵抗のみで接地された場合；
R′―ICBD＞VBE8 ……(1)
本考案回路の場合 ；
Vs＋Ｒ・ICBD＞VBE8 ……(2)
一般にVBE8は0.7V，Vsは0.6V程度であり、こ
の値を(1)，(2)式に代入し整理するとR′：Ｒ＝
７：１となり、本考案回路の場合は、SBD９を
挿入しない場合に比較し抵抗値は１／７で良いこと になり、例えSBD９の構成面積が余分に必要に
なるとはいえ、SBD９と抵抗１０は同一の島内
に小面積にて集積回路構成することが可能であ
り、高集積密度化に極めて有利となる。
の値を(1)，(2)式に代入し整理するとR′：Ｒ＝
７：１となり、本考案回路の場合は、SBD９を
挿入しない場合に比較し抵抗値は１／７で良いこと になり、例えSBD９の構成面積が余分に必要に
なるとはいえ、SBD９と抵抗１０は同一の島内
に小面積にて集積回路構成することが可能であ
り、高集積密度化に極めて有利となる。
第３図は、第２図に示す本発明回路を集積回路
にて構成したときのSBD９と抵抗１０のみの構
成断面図であり、第４図はその平面パターン図を
示す。図において、１０１はＰ型半導体基板、１
０２はＮ型エピタキシヤル領域、１０３はＰ型絶
縁領域、１０４はＰ型半導体領域、１０５は高不
純物濃度のＮ型半導体領域、１０６はシリコン酸
化膜、１０７，１０７′，１０７″は金属シリサイ
ド層、１０８，１０８′，１０８″は配線域を示
し、１０７″と１０２の間にSBD９が、Ｐ型半導
体領域１０４により抵抗１０が形成されている。
図からもわかる通り、高不純物濃度のＮ型半導体
領域１０５、金属シリサイド層１０７′、および
配線領域１０８′により、SBD９と抵抗１０が直
列接続される。
にて構成したときのSBD９と抵抗１０のみの構
成断面図であり、第４図はその平面パターン図を
示す。図において、１０１はＰ型半導体基板、１
０２はＮ型エピタキシヤル領域、１０３はＰ型絶
縁領域、１０４はＰ型半導体領域、１０５は高不
純物濃度のＮ型半導体領域、１０６はシリコン酸
化膜、１０７，１０７′，１０７″は金属シリサイ
ド層、１０８，１０８′，１０８″は配線域を示
し、１０７″と１０２の間にSBD９が、Ｐ型半導
体領域１０４により抵抗１０が形成されている。
図からもわかる通り、高不純物濃度のＮ型半導体
領域１０５、金属シリサイド層１０７′、および
配線領域１０８′により、SBD９と抵抗１０が直
列接続される。
尚試作実験により調査した結果、入力端子に、
接地端子あるいは電源端子に対し正の静電電圧を
印加したとき、第１図に示す従来回路の静電耐圧
が150V程度しかなかつたのに対し本考案回路の
静電耐圧は500V以上となり大幅に静電耐圧が改
善された。
接地端子あるいは電源端子に対し正の静電電圧を
印加したとき、第１図に示す従来回路の静電耐圧
が150V程度しかなかつたのに対し本考案回路の
静電耐圧は500V以上となり大幅に静電耐圧が改
善された。
尚、以上の説明に於いては、ダイオード９が
SBDの場合について述べたが、ダイオード９が
トランジスタ８のベース、エミツタ接合より低い
順方向電圧であれば、本発明の効果を有すること
はいうまでもない。また本発明回路の静電破壊防
止回路のトランジスタ８のエミツタと抵抗の一端
を、接地端子に限らず電源端子に接続しても発明
の効果は変らない。なお又、抵抗１０はダイオー
ド９自身の直列抵抗を利用してもかまわない。更
に、集積回路の入力回路の形式如何にかかわらず
本発明を適用しうることは改めて説明するまでも
ない。
SBDの場合について述べたが、ダイオード９が
トランジスタ８のベース、エミツタ接合より低い
順方向電圧であれば、本発明の効果を有すること
はいうまでもない。また本発明回路の静電破壊防
止回路のトランジスタ８のエミツタと抵抗の一端
を、接地端子に限らず電源端子に接続しても発明
の効果は変らない。なお又、抵抗１０はダイオー
ド９自身の直列抵抗を利用してもかまわない。更
に、集積回路の入力回路の形式如何にかかわらず
本発明を適用しうることは改めて説明するまでも
ない。
以上述べた通り、本発明回路によれば、ほとん
ど素子数およびチツプサイズを増加させることな
しに、半導体集積回路の静電耐圧を著しく高める
という極めて大きな効果を奏することができる。
ど素子数およびチツプサイズを増加させることな
しに、半導体集積回路の静電耐圧を著しく高める
という極めて大きな効果を奏することができる。
第１図は従来の半導体集積回路入力部を示す回
路接続図、第２図は本発明の一実施例を示す入力
回路接続図、第３図は第２図のSBD９と抵抗１
０に関する半導体集積回路構成断面図、第４図
は、第３図の平面パターン図である。 １…信号入力端子、２…電源端子、３…接地端
子、４，５，９…SBD、６，１０…抵抗、７，
８…トランジスタ、１０１…Ｐ型基板、１０２…
Ｎ型エピタキシヤル領域、１０３…Ｐ型絶縁領
域、１０４…Ｐ型半導体領域、１０５…高不純物
濃度のＮ型半導体領域、１０６…シリコン酸化
膜、１０７，１０７′，１０７″……金属シリサイ
ド層、１０８，１０８′，１０８″…配線領域。
路接続図、第２図は本発明の一実施例を示す入力
回路接続図、第３図は第２図のSBD９と抵抗１
０に関する半導体集積回路構成断面図、第４図
は、第３図の平面パターン図である。 １…信号入力端子、２…電源端子、３…接地端
子、４，５，９…SBD、６，１０…抵抗、７，
８…トランジスタ、１０１…Ｐ型基板、１０２…
Ｎ型エピタキシヤル領域、１０３…Ｐ型絶縁領
域、１０４…Ｐ型半導体領域、１０５…高不純物
濃度のＮ型半導体領域、１０６…シリコン酸化
膜、１０７，１０７′，１０７″……金属シリサイ
ド層、１０８，１０８′，１０８″…配線領域。
Claims (1)
- １ コレクタが入力端子に、エミツタが接地端子
または電源端子に接続されたトランジスタと該ト
ランジスタのベース、エミツタ間に接続された、
ダイオードと抵抗の直列接続回路を含んでなる静
電破壊防止回路を有することを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036142A JPS58153361A (ja) | 1982-03-08 | 1982-03-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036142A JPS58153361A (ja) | 1982-03-08 | 1982-03-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58153361A JPS58153361A (ja) | 1983-09-12 |
| JPH0258782B2 true JPH0258782B2 (ja) | 1990-12-10 |
Family
ID=12461536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57036142A Granted JPS58153361A (ja) | 1982-03-08 | 1982-03-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58153361A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117653A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体集積回路装置 |
| JP2892754B2 (ja) * | 1989-03-15 | 1999-05-17 | 松下電器産業株式会社 | サージ保護装置 |
-
1982
- 1982-03-08 JP JP57036142A patent/JPS58153361A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58153361A (ja) | 1983-09-12 |
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