JPS63148671A - 半導体集積回路装置の静電破壊防止装置 - Google Patents
半導体集積回路装置の静電破壊防止装置Info
- Publication number
- JPS63148671A JPS63148671A JP61297116A JP29711686A JPS63148671A JP S63148671 A JPS63148671 A JP S63148671A JP 61297116 A JP61297116 A JP 61297116A JP 29711686 A JP29711686 A JP 29711686A JP S63148671 A JPS63148671 A JP S63148671A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- region
- semiconductor substrate
- diode
- electrostatic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置の静電破壊防止装置に
関するものである。
関するものである。
第３図は従来の半導体集積回路装置の静電破壊防止装置
の構成を示す回路図で、図において、３１は入力端子、
３２は入力ＮＰＮ）ランジスタ、３３は前記入力ＮＰＮ
）ランジスタ３２の静電破壊を防止するために設けられ
た電流制限用抵抗体、３４は静電破壊防止用ダイオード
である。
の構成を示す回路図で、図において、３１は入力端子、
３２は入力ＮＰＮ）ランジスタ、３３は前記入力ＮＰＮ
）ランジスタ３２の静電破壊を防止するために設けられ
た電流制限用抵抗体、３４は静電破壊防止用ダイオード
である。
第４図は第３図に示した静電破壊防止装置の構造を示す
断面図で、第３図と同一符号は同一部分を示し、図中、
４１はＰ−型半導体基板、４２゜４３はｎ９型埋込領域
、４４ａ、４４ｂはＰ０型分離領域、４５．４６はｎ−
型半導体層、４７゜４８はＰ型拡散領域、４９．５０は
ｎ＋型拡散領域、５１ａ、５１ｂは誘電体領域である分
離用酸化物領域、Ｖｔｔは電源端子で、通常最低電位が
与えられる。
断面図で、第３図と同一符号は同一部分を示し、図中、
４１はＰ−型半導体基板、４２゜４３はｎ９型埋込領域
、４４ａ、４４ｂはＰ０型分離領域、４５．４６はｎ−
型半導体層、４７゜４８はＰ型拡散領域、４９．５０は
ｎ＋型拡散領域、５１ａ、５１ｂは誘電体領域である分
離用酸化物領域、Ｖｔｔは電源端子で、通常最低電位が
与えられる。
以下、従来の静電破壊防止装置の動作について説明する
。正のサージ電圧が入力端子３１に加わった場合、この
サージ電流は電流制限用抵抗体３３によって制限された
のち、入力ＮＰＮ）ランジスタ３２に流れ込む。このと
き入力トランジスタ３２は、ベース・エミッタ接合、ベ
ース・コレクタ接続が順方向にバイアスされるので比較
的サージ耐圧が高い。
。正のサージ電圧が入力端子３１に加わった場合、この
サージ電流は電流制限用抵抗体３３によって制限された
のち、入力ＮＰＮ）ランジスタ３２に流れ込む。このと
き入力トランジスタ３２は、ベース・エミッタ接合、ベ
ース・コレクタ接続が順方向にバイアスされるので比較
的サージ耐圧が高い。
一方、負のサージ電圧が入力端子３１に印加された場合
、Ｐ型拡散領域４７、ｎｏ型拡散領域４９とから形成さ
れろ静電破壊防止用ダイオード３４により、電源端子Ｖ
ｔｔから入力端子３１へ放電される。
、Ｐ型拡散領域４７、ｎｏ型拡散領域４９とから形成さ
れろ静電破壊防止用ダイオード３４により、電源端子Ｖ
ｔｔから入力端子３１へ放電される。
上記のような従来の静電破壊防止装置は、静電保護ダイ
オードとして半導体集積回路装置に形成されるトランジ
スタの接合を用いているが、半導体集積回路装置の高速
化とともにその接合の深さが浅くなる傾向にあるため、
静電破壊防止用ダイオードが破壊されやすくなるという
問題点があった。
オードとして半導体集積回路装置に形成されるトランジ
スタの接合を用いているが、半導体集積回路装置の高速
化とともにその接合の深さが浅くなる傾向にあるため、
静電破壊防止用ダイオードが破壊されやすくなるという
問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、正負のサージ電圧に対する静電破耐量の高い半導
体集積回路装置の静電破壊防止装置を得ることを目的と
する。
ので、正負のサージ電圧に対する静電破耐量の高い半導
体集積回路装置の静電破壊防止装置を得ることを目的と
する。
この発明に係る半導体集積回路装置の静電破壊防止装置
は、半導体集積回路装置が構成される半導体基板上に、
電流制限用の抵抗体と、上記半導体基板の一部をアノー
ドとする、負のサージに対する第１の静電破壊防止用ダ
イオードとを設けたものにおいて、上記半導体基板の一
部をエミッタ、第１の静電破壊防止用ダイオードのカソ
ードの一部をベース、電流制限用抵抗体の一部をコレク
タとする縦型構造を負のサージに対する静電破壊防止用
トランジスタとし、更に正のサージに対する第２の静電
破壊防止用ダイオードを形成するようにしたものである
。
は、半導体集積回路装置が構成される半導体基板上に、
電流制限用の抵抗体と、上記半導体基板の一部をアノー
ドとする、負のサージに対する第１の静電破壊防止用ダ
イオードとを設けたものにおいて、上記半導体基板の一
部をエミッタ、第１の静電破壊防止用ダイオードのカソ
ードの一部をベース、電流制限用抵抗体の一部をコレク
タとする縦型構造を負のサージに対する静電破壊防止用
トランジスタとし、更に正のサージに対する第２の静電
破壊防止用ダイオードを形成するようにしたものである
。
この発明においては、正のサージ電圧が加わった場合に
は第２の静電破壊防止用ダイオードを介して放電が行わ
れ、負のサージ電圧が加わった場合には第１の静電破壊
防止用ダイオード及び静電破壊防止用トランジスタを介
して放電が行われるから、半導体集積回路装置の接合が
浅くなっても入力トランジスタが破壊されにくくなる。
は第２の静電破壊防止用ダイオードを介して放電が行わ
れ、負のサージ電圧が加わった場合には第１の静電破壊
防止用ダイオード及び静電破壊防止用トランジスタを介
して放電が行われるから、半導体集積回路装置の接合が
浅くなっても入力トランジスタが破壊されにくくなる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体集積回路装置の静
電破壊防止装置の構成を示す断面図で、図において、１
１はＰ−型半導体基板、１２．１３は半導体埋込領域で
ある高不純物濃度のｎ゛型埋込碩域（第２導電型の第１
．第２の埋込領域）、１４ａ、１４ｂはＰ０型分離領域
、１５゜１６は低不純物濃度のｎ−型半導体層（第２導
電型の第１．第２の半導体層）（１７，１８は高不純物
濃度のｎ°型拡散領域（第２導電型の第３゜第４の半導
体領域）、１９．２０はＰ型拡散領域（第１導電型の第
１．第２の半導体領域）、２１ａ、２１ｂ、２１ｃは誘
電体領域である分離用酸化物領域、１は入力端子、ＶＣ
Ｃは第１の電源端子、Ｖａｔは最低電位が与えられる第
２の電源端子である。
図はこの発明の一実施例による半導体集積回路装置の静
電破壊防止装置の構成を示す断面図で、図において、１
１はＰ−型半導体基板、１２．１３は半導体埋込領域で
ある高不純物濃度のｎ゛型埋込碩域（第２導電型の第１
．第２の埋込領域）、１４ａ、１４ｂはＰ０型分離領域
、１５゜１６は低不純物濃度のｎ−型半導体層（第２導
電型の第１．第２の半導体層）（１７，１８は高不純物
濃度のｎ°型拡散領域（第２導電型の第３゜第４の半導
体領域）、１９．２０はＰ型拡散領域（第１導電型の第
１．第２の半導体領域）、２１ａ、２１ｂ、２１ｃは誘
電体領域である分離用酸化物領域、１は入力端子、ＶＣ
Ｃは第１の電源端子、Ｖａｔは最低電位が与えられる第
２の電源端子である。
ここで、電源端子ＶＣＣ及びｖｏに印加される電圧は同
一基板上に形成される論理回路の構成に依存するが、電
流切替え型回路の場合には通常ＶＣＣを接地電位とし■
。に負電位が与えられる。
一基板上に形成される論理回路の構成に依存するが、電
流切替え型回路の場合には通常ＶＣＣを接地電位とし■
。に負電位が与えられる。
また、第２図は第１図に示した静電破壊防止装置の等価
回路で、第１図と同一符号は同一部分を示し、２は第１
の静電破壊防止用ダイオード、３は第２の静電破壊防止
用ダイオード、４は静電破壊防止用ＰＮＰ ）ランジス
タ（静電破壊防止用バイポーラトランジスタ）、５は電
流制限用抵抗体、６は入力ＮＰＮ）ランジスタである。
回路で、第１図と同一符号は同一部分を示し、２は第１
の静電破壊防止用ダイオード、３は第２の静電破壊防止
用ダイオード、４は静電破壊防止用ＰＮＰ ）ランジス
タ（静電破壊防止用バイポーラトランジスタ）、５は電
流制限用抵抗体、６は入力ＮＰＮ）ランジスタである。
第１図および第２図から明らかなように、Ｐ型拡散領域
１９は電流制限用抵抗体５となり、ｎ゛゛拡散領域１７
とｎ゛型型埋領領域１２Ｐ−型半導体基板１１とから第
１の静電破壊防止用ダイオード２が形成され、Ｐ型拡散
領域２０とｎ−型半導体Ｎ１６とｎ゛型型埋領領域１３
ｎ１型拡散領域１８とから第２の静電破壊防止用ダイオ
ード３が形成され、Ｐ−型半導体基板１１をエミッタ、
ｎ−型半導体層１５をベース、Ｐ型拡散領域１９をコレ
クタとする静電破壊防止用ＰＮＰ ）ランジスタ４が形
成されている。
１９は電流制限用抵抗体５となり、ｎ゛゛拡散領域１７
とｎ゛型型埋領領域１２Ｐ−型半導体基板１１とから第
１の静電破壊防止用ダイオード２が形成され、Ｐ型拡散
領域２０とｎ−型半導体Ｎ１６とｎ゛型型埋領領域１３
ｎ１型拡散領域１８とから第２の静電破壊防止用ダイオ
ード３が形成され、Ｐ−型半導体基板１１をエミッタ、
ｎ−型半導体層１５をベース、Ｐ型拡散領域１９をコレ
クタとする静電破壊防止用ＰＮＰ ）ランジスタ４が形
成されている。
以下、第２図を参照して動作について説明する。
正のサージ電圧が入力端子１に加わった場合、第２の静
電破壊防止用ダイオード３によって入力端子ｌから第１
の電源端子ＶＣｃへ放電する。この放電によって、電流
制限用抵抗体５を介して入力ＮＰＮ）ランジスタロに流
れ込む電流が大幅に減少するため、入力ＮＰＮ）ランジ
スタロは静電破壊から免れる。
電破壊防止用ダイオード３によって入力端子ｌから第１
の電源端子ＶＣｃへ放電する。この放電によって、電流
制限用抵抗体５を介して入力ＮＰＮ）ランジスタロに流
れ込む電流が大幅に減少するため、入力ＮＰＮ）ランジ
スタロは静電破壊から免れる。
一方、負のサージ電圧が入力端子１に加わった場合、第
１の静電破壊防止用ダイオード２によって電源端子ｖ０
から入力端子１への放電が起こるとともに、静電破壊防
止用ＰＮＰ ）ランジスタ４によっても電源端子ｖ０か
ら入力端子への放電が起こる。この放電によって、入力
ＮＰＮ）ランジスタロ及び電流制限用抵抗体５に流れる
電流が大幅に減少するため、入力ＮＰＮ）ランジスタロ
は静電破壊から免れる。
１の静電破壊防止用ダイオード２によって電源端子ｖ０
から入力端子１への放電が起こるとともに、静電破壊防
止用ＰＮＰ ）ランジスタ４によっても電源端子ｖ０か
ら入力端子への放電が起こる。この放電によって、入力
ＮＰＮ）ランジスタロ及び電流制限用抵抗体５に流れる
電流が大幅に減少するため、入力ＮＰＮ）ランジスタロ
は静電破壊から免れる。
このように、本実施例によれば正のサージに対する保護
素子として第２の静電破壊防止用ダイオードを設け、か
つ負のサージに対する第１の静電破壊防止用トランジス
タによるサージ保護能力の不足分を縦型ＰＮＰ ）ラン
ジスタを設けて補うようにしたので、半導体集積回路の
入力トランジスタを正、負両方のサージから充分保護す
ることができ、しかもその保護手段を構成する層を、可
能な限り複数の素子で共用するように構成したので、占
有面積を殆ど増大させることなく保護手段の機能向上を
達成できた。
素子として第２の静電破壊防止用ダイオードを設け、か
つ負のサージに対する第１の静電破壊防止用トランジス
タによるサージ保護能力の不足分を縦型ＰＮＰ ）ラン
ジスタを設けて補うようにしたので、半導体集積回路の
入力トランジスタを正、負両方のサージから充分保護す
ることができ、しかもその保護手段を構成する層を、可
能な限り複数の素子で共用するように構成したので、占
有面積を殆ど増大させることなく保護手段の機能向上を
達成できた。
以上のように、この発明によれば、半導体集積回路装置
が構成される半導体基板上に、電流制限用抵抗体と負の
サージに対する保護素子としての第１のダイオードと縦
型ＰＮＰ トランジスタ及び正のサージに対する保護素
子としての第２のダイオードを形成するようにしたので
、半導体集積回路装置の高速化に伴って接合が浅くなっ
ても入力トランジスタが過電流によって破壊されにくく
なるうえ、特別な製造工程を用いることなく半導体集積
回路装置の静電破壊防止装置の静電破壊耐量を高く出来
るという効果がある。
が構成される半導体基板上に、電流制限用抵抗体と負の
サージに対する保護素子としての第１のダイオードと縦
型ＰＮＰ トランジスタ及び正のサージに対する保護素
子としての第２のダイオードを形成するようにしたので
、半導体集積回路装置の高速化に伴って接合が浅くなっ
ても入力トランジスタが過電流によって破壊されにくく
なるうえ、特別な製造工程を用いることなく半導体集積
回路装置の静電破壊防止装置の静電破壊耐量を高く出来
るという効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
の静電破壊防止装置の構成を示す断面図、第２図は第１
図に示した静電破壊防止装置の等価回路図、第３図は従
来の半導体集積回路装置の静電破壊防止装置の構成を示
す回路図、第４図は第３図に示した従来の静電破壊防止
装置の構成を示す断面図である。 図において、１．３１は入力端子、２．３４は第１の静
電破壊防止用ダイオード、３は第２の静電破壊防止用ダ
イオード、４は静電破壊防止用ＰＮＰＩ−ランジスタ（
静電破壊防止用バイポーラトランジスタ）、５．３３は
電流制限用抵抗体、６゜３２は入力ＮＰＮ）ランジスタ
、１１．４１はＰ−型半導体基板、１２．１３，４２．
４３はｎ＋型型埋領領域１４ａ、１４ｂ、１４ｃ、、４
４ａ、４４ｂはＰ゛型分離領域、１５．１６．４５．４
６はｎ−型半導体層、１７．１８は深いｎ゛型拡散領域
、１９．２０．４７．４８はＰ型拡散領域、２１ ａ、
２１ ｂ、 ２１ ｃ、 ５１ ａ、 ５
ｌ ｂは分離用酸化物領域である。 なお図中同一符号は同−又は相当部分を示す。 第１図 第２図 ２： ゛第１の１争ｉる支！ｐカ上用グイオード゛３：
＃ｚの静を石良環助上用夕′イオード゛４： Ｉ！を毛
皮Ｖ方寸二用ＰＮＰＩ−ランジスク５：を九制限用低抗
体 ６； 入力ＮＰＮ）ランジスタ
の静電破壊防止装置の構成を示す断面図、第２図は第１
図に示した静電破壊防止装置の等価回路図、第３図は従
来の半導体集積回路装置の静電破壊防止装置の構成を示
す回路図、第４図は第３図に示した従来の静電破壊防止
装置の構成を示す断面図である。 図において、１．３１は入力端子、２．３４は第１の静
電破壊防止用ダイオード、３は第２の静電破壊防止用ダ
イオード、４は静電破壊防止用ＰＮＰＩ−ランジスタ（
静電破壊防止用バイポーラトランジスタ）、５．３３は
電流制限用抵抗体、６゜３２は入力ＮＰＮ）ランジスタ
、１１．４１はＰ−型半導体基板、１２．１３，４２．
４３はｎ＋型型埋領領域１４ａ、１４ｂ、１４ｃ、、４
４ａ、４４ｂはＰ゛型分離領域、１５．１６．４５．４
６はｎ−型半導体層、１７．１８は深いｎ゛型拡散領域
、１９．２０．４７．４８はＰ型拡散領域、２１ ａ、
２１ ｂ、 ２１ ｃ、 ５１ ａ、 ５
ｌ ｂは分離用酸化物領域である。 なお図中同一符号は同−又は相当部分を示す。 第１図 第２図 ２： ゛第１の１争ｉる支！ｐカ上用グイオード゛３：
＃ｚの静を石良環助上用夕′イオード゛４： Ｉ！を毛
皮Ｖ方寸二用ＰＮＰＩ−ランジスク５：を九制限用低抗
体 ６； 入力ＮＰＮ）ランジスタ
Claims (4)
- （１）第１導電型半導体基板上に形成され、該半導体基
板の一部をアノード領域とする第１の静電破壊防止用ダ
イオードと、 該半導体基板の一部をエミッタ領域とする第１導電型の
静電破壊防止用バイポーラトランジスタと、 電流制限用抵抗体及び第２の静電破壊防止用ダイオード
とを備え、 上記第１の静電破壊防止用ダイオードのカソード、バイ
ポーラトランジスタのベース及びコレクタ、抵抗体の一
端並びに第２の静電破壊防止用ダイオードのアノードが
入力端子に共通接続され、上記第２の静電破壊防止用ダ
イオードのカソードが第１の電源端子に接続され、 上記半導体基板が第２の電源端子に接続されるとともに
上記抵抗体の他端が上記半導体基板上に同時に形成され
た、所望の回路を構成するバイポーラトランジスタのベ
ースに接続されて成ることを特徴とする半導体集積回路
装置の静電破壊防止装置。 - （２）上記半導体基板上には互いに誘電体領域で電気的
に分離された低不純物濃度の第２導電型の第１及び第２
の半導体層が形成され、 上記第１の半導体層と上記半導体基板との境界部の一部
領域には高不純物濃度の第２導電型の第１の半導体埋込
領域が形成され、 上記第２の半導体層と上記半導体基板との境界部全面に
は第２導電型の第２の半導体埋込領域が形成され、 上記第１及び第２の半導体層の表面部にはそれぞれ第１
導電型の第１及び第２の半導体領域が形成され、 上記第１及び第２の半導体層の表面部からそれぞれ上記
第１及び第２の半導体埋込領域までを接続すべく高不純
物濃度の第２導電型の第３及び第４の半導体領域が形成
されてなり、 上記第１の半導体領域を上記電流制限用抵抗体とすると
ともに、 上記半導体基板及び上記第１の半導体埋込領域により該
半導体基板の一部をアノード、該第１の半導体埋込領域
をカソードとする上記第１の静電破壊防止用ダイオード
を構成し、上記半導体基板、上記第１の半導体層、上記
第１の半導体領域により該半導体基板をエミッタ、該第
１の半導体層をベース、該第１の半導体領域をコレクタ
とする縦型構造の上記静電破壊防止用バイポーラトラン
ジスタを構成し、 上記第２の半導体領域及び上記第２の半導体層により該
第２の半導体領域をアノード、該第２の半導体層をカソ
ードとする上記第２の静電破壊防止用ダイオードを構成
したことを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置の静電破壊防止装置。 - （３）上記第３の半導体領域と上記第１の半導体領域の
一端と上記第２の半導体領域とが共通接続されるととも
に上記入力端子に接続され、 上記第１の半導体領域の他端が上記半導体基板上に同時
に形成された所望の回路を構成するバイポーラトランジ
スタのベースに接続され、 上記第４の半導体領域が上記第１の電源端子に接続され
、 上記半導体基板が上記第２の電源端子に接続されて成る
ことを特徴とする特許請求の範囲第１項または第２項記
載の半導体集積回路装置の静電破壊防止装置。 - （４）上記第１の電源端子が接地電位に設定されるとと
もに上記第２の電源端子が負電位に設定されて成ること
を特徴とする特許請求の範囲第１項ないし第３項のいず
れかに記載の半導体集積回路装置の静電破壊防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297116A JPH0766957B2 (ja) | 1986-12-12 | 1986-12-12 | 半導体集積回路装置の静電破壊防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297116A JPH0766957B2 (ja) | 1986-12-12 | 1986-12-12 | 半導体集積回路装置の静電破壊防止装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63148671A true JPS63148671A (ja) | 1988-06-21 |
| JPH0766957B2 JPH0766957B2 (ja) | 1995-07-19 |
Family
ID=17842416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61297116A Expired - Fee Related JPH0766957B2 (ja) | 1986-12-12 | 1986-12-12 | 半導体集積回路装置の静電破壊防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766957B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984031A (en) * | 1987-05-02 | 1991-01-08 | Telefunken Electronic Gmbh | Integrated circuit arrangement |
| EP0702410A3 (en) * | 1994-09-14 | 1996-11-06 | Oki Electric Ind Co Ltd | Transistor protection circuit |
| KR20020082400A (ko) * | 2001-04-19 | 2002-10-31 | 닛본 덴기 가부시끼가이샤 | Ｅｓｄ보호장치 및 그것의 제조방법 |
| JP2004512685A (ja) * | 2000-10-16 | 2004-04-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 過電圧保護を備えた集積回路及びその製造方法 |
| JP2013073991A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
| WO2024121936A1 (ja) * | 2022-12-06 | 2024-06-13 | 日清紡マイクロデバイス株式会社 | Ｅｓｄ保護ダイオードとその構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123353A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 過電圧保護素子 |
| JPS61171159A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
-
1986
- 1986-12-12 JP JP61297116A patent/JPH0766957B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123353A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 過電圧保護素子 |
| JPS61171159A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984031A (en) * | 1987-05-02 | 1991-01-08 | Telefunken Electronic Gmbh | Integrated circuit arrangement |
| EP0702410A3 (en) * | 1994-09-14 | 1996-11-06 | Oki Electric Ind Co Ltd | Transistor protection circuit |
| US5781389A (en) * | 1994-09-14 | 1998-07-14 | Oki Electric Industry Co., Ltd. | Transistor protection circuit |
| JP2004512685A (ja) * | 2000-10-16 | 2004-04-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 過電圧保護を備えた集積回路及びその製造方法 |
| KR20020082400A (ko) * | 2001-04-19 | 2002-10-31 | 닛본 덴기 가부시끼가이샤 | Ｅｓｄ보호장치 및 그것의 제조방법 |
| JP2013073991A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
| WO2024121936A1 (ja) * | 2022-12-06 | 2024-06-13 | 日清紡マイクロデバイス株式会社 | Ｅｓｄ保護ダイオードとその構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766957B2 (ja) | 1995-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6236087B1 (en) | SCR cell for electrical overstress protection of electronic circuits | |
| US5646433A (en) | Pad protection diode structure | |
| KR0159451B1 (ko) | 반도체장치의 보호회로 | |
| KR100200352B1 (ko) | 반도체 장치의 보호 소자 | |
| EP0103306B1 (en) | Semiconductor protective device | |
| US6847059B2 (en) | Semiconductor input protection circuit | |
| EP1046193B1 (en) | An integrated circuit provided with esd protection means | |
| US5148250A (en) | Bipolar transistor as protective element for integrated circuits | |
| US10199368B2 (en) | Stucture for protecting an integrated circuit against electrostatic discharges | |
| JP3404036B2 (ja) | Ｐｉｓｏ静電的放電保護デバイス | |
| JPS5967670A (ja) | 半導体装置 | |
| JP2003060059A (ja) | 保護回路および保護素子 | |
| JP4457620B2 (ja) | 静電破壊保護回路 | |
| JPH0766957B2 (ja) | 半導体集積回路装置の静電破壊防止装置 | |
| JP2873008B2 (ja) | ラッチアップ防止および，静電放電保護装置 | |
| JPH0478162A (ja) | 集積回路用保護装置 | |
| KR0169360B1 (ko) | 반도체 장치의 보호 소자 | |
| KR0169359B1 (ko) | 반도체 장치의 보호 소자 | |
| JP2656045B2 (ja) | 静電放電保護回路 | |
| JPH0523065B2 (ja) | ||
| KR100230404B1 (ko) | 정전방전 보호장치 | |
| JPS63301555A (ja) | 半導体装置 | |
| JPS6352469A (ja) | 半導体集積回路装置の静電破壊防止装置 | |
| JPH06120412A (ja) | 半導体保護装置 | |
| JPS58186959A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |