JPH0258800A - 半導体メモリ用オンチップテスト回路及びテスト方式 - Google Patents
半導体メモリ用オンチップテスト回路及びテスト方式Info
- Publication number
- JPH0258800A JPH0258800A JP63211228A JP21122888A JPH0258800A JP H0258800 A JPH0258800 A JP H0258800A JP 63211228 A JP63211228 A JP 63211228A JP 21122888 A JP21122888 A JP 21122888A JP H0258800 A JPH0258800 A JP H0258800A
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- JP
- Japan
- Prior art keywords
- test
- procedures
- roms
- circuit
- semiconductor memory
- Prior art date
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体メモリ搭載用のオンチップテスト回路及
びテスト方式に関する。
びテスト方式に関する。
（従来の技術）
近年、半導体メモリの大容量化に伴うテスト時間の増加
やテスト手順の煩雑さを避けるために、そのテスト手順
を半導体メモリと同一チップ上に搭載するオンチップテ
スト方式が幾つか提案されている。これらの中でも、樹
下他が提案しているＲＯＭを用いたテスト方式では、隣
接メモリセルの影響による不良を検出可能であるような
複雑なテストパターンの発生が、少量のＲＯＭに記憶さ
れたテスト手順を用いて実現可能である、という点で他
のテスト方式より優れている（アイトリプルイー件ラン
ザクジョン・オン・コンピュータ（ＩＥＥＥＴＲＡＮＳ
ＡＣＴＩＯＮＳＯＮＣＯＭＰＵＴＥＲ８）、１９８６年
１０月号、８６２〜８７０頁）。
やテスト手順の煩雑さを避けるために、そのテスト手順
を半導体メモリと同一チップ上に搭載するオンチップテ
スト方式が幾つか提案されている。これらの中でも、樹
下他が提案しているＲＯＭを用いたテスト方式では、隣
接メモリセルの影響による不良を検出可能であるような
複雑なテストパターンの発生が、少量のＲＯＭに記憶さ
れたテスト手順を用いて実現可能である、という点で他
のテスト方式より優れている（アイトリプルイー件ラン
ザクジョン・オン・コンピュータ（ＩＥＥＥＴＲＡＮＳ
ＡＣＴＩＯＮＳＯＮＣＯＭＰＵＴＥＲ８）、１９８６年
１０月号、８６２〜８７０頁）。
本テスト方式は、予め決められた一連のテスト手順をコ
ード化してＲＯＭに記憶しておき、このＲＯＭからの出
力で、テストアドレスの発生回路、テストデータの発生
回路及びメモリセルがらの読出し情報の検査回路を制御
し、半導体メモリ全体のテストを行うものである。テス
ト結果（半導体メモリの良、不良）は、ＲＯＭで定めら
れた一連のテスト手順を終えた後、すなわち、予め決め
られた全てのテストパターンを発生・印加した後に知る
ことができる。
ード化してＲＯＭに記憶しておき、このＲＯＭからの出
力で、テストアドレスの発生回路、テストデータの発生
回路及びメモリセルがらの読出し情報の検査回路を制御
し、半導体メモリ全体のテストを行うものである。テス
ト結果（半導体メモリの良、不良）は、ＲＯＭで定めら
れた一連のテスト手順を終えた後、すなわち、予め決め
られた全てのテストパターンを発生・印加した後に知る
ことができる。
（発明が解決しようとする課題）
以上述べたような従来のオンチップテスト方式では、隣
接メモリセルの影響を検査できるような複雑なテストパ
ターンを発生可能であるが、メモノチップ製造時に予め
定められた一連のテストパターンでしかメモリセルをテ
ストできない。このために、テストパターンの不良検出
能力の高低に関わらず、考えられるメモリセル不良を検
出するために必要なテストパターンがすべて含まれるよ
うな一連のテスト手順をＲＯＭに記憶さぜ、実行するこ
とになる。従って、テストパターンは長大になり、テス
ト実行時間も長くなるという問題があった。
接メモリセルの影響を検査できるような複雑なテストパ
ターンを発生可能であるが、メモノチップ製造時に予め
定められた一連のテストパターンでしかメモリセルをテ
ストできない。このために、テストパターンの不良検出
能力の高低に関わらず、考えられるメモリセル不良を検
出するために必要なテストパターンがすべて含まれるよ
うな一連のテスト手順をＲＯＭに記憶さぜ、実行するこ
とになる。従って、テストパターンは長大になり、テス
ト実行時間も長くなるという問題があった。
本発明の目的は、メモリセルの不良を検出する能力が高
く、かつ、テスト実行時間が短い半導体メモリ用オンチ
ップテスト回路及びテスト方式を提供することにある。
く、かつ、テスト実行時間が短い半導体メモリ用オンチ
ップテスト回路及びテスト方式を提供することにある。
（課題を解決するための手段）
前記従来の問題点を解決するために、本発明の半導体メ
モリ用オンチップテスト回路及びテスト方式で用いた手
段は、マイクロコード化されたテスト手順を記憶するＲ
ＯＭと、当該ＲＯＭからの出力信号を受けて半導体メモ
リを自動的にテストするための信号を発生する制御回路
と、当該制御回路からの出力信号を受けて前記半導体メ
モリの出力情報を比較・検査する検査回路とを備え、前
記ＲＯＭを複数有しそれぞれに相異なる複数のテスト手
順をマイクロコード化して記憶する。また、前記複数の
ＲＯＭに記憶された複数のテスト手順の中の任意の１つ
を外部からの信号により選択し、実行する。また、前記
複数のＲＯＭに記憶された複数のテスト手順の中の任意
の複数手順を外部からの信号により選択し、連続的に実
行する。
モリ用オンチップテスト回路及びテスト方式で用いた手
段は、マイクロコード化されたテスト手順を記憶するＲ
ＯＭと、当該ＲＯＭからの出力信号を受けて半導体メモ
リを自動的にテストするための信号を発生する制御回路
と、当該制御回路からの出力信号を受けて前記半導体メ
モリの出力情報を比較・検査する検査回路とを備え、前
記ＲＯＭを複数有しそれぞれに相異なる複数のテスト手
順をマイクロコード化して記憶する。また、前記複数の
ＲＯＭに記憶された複数のテスト手順の中の任意の１つ
を外部からの信号により選択し、実行する。また、前記
複数のＲＯＭに記憶された複数のテスト手順の中の任意
の複数手順を外部からの信号により選択し、連続的に実
行する。
（作用）
本発明の半導体メモリ用オンチップテスト回路及びテス
ト方式では、考えられるメモリセル不良を検出するため
に必要なテストパターンを発生するテスト手順を複数組
用意し、その中の１つ又は幾つかのものを選択的に実行
することで、不良検出能力は高いが、テスト実行時間を
短縮できる。
ト方式では、考えられるメモリセル不良を検出するため
に必要なテストパターンを発生するテスト手順を複数組
用意し、その中の１つ又は幾つかのものを選択的に実行
することで、不良検出能力は高いが、テスト実行時間を
短縮できる。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。
細に説明する。
本発明のオンチップテスト回路を半導体メモリに適用し
た場合のブロック構成図を第１図に示す。
た場合のブロック構成図を第１図に示す。
図において、オンチップテスト回路は、ＲＯＭ（１，２
，・・・、ｉ）と制御回路ＴＣと検査回路ＣＣで構成さ
れている。ＲＯＭ（１，２，・・・、ｉ）はマイクロコ
ード化された複数のテスト手順を記憶し、制御回路ＴＣ
によりその内容（テスト手順）が読み出され、解読され
る。検査回路ＣＣは、メモリセルから読み出された人出
力線ＩＯ上の情報を制御回路ＴＣからの出力信号を受け
て比較・検査し、その良否の判定結果Ｆを出力する。制
御回路ＴＣはテストスタート信号ＴＳを受けてＲＯＭ（
１，２，・・・、ｉ）からテスト手順の読込みを行う。
，・・・、ｉ）と制御回路ＴＣと検査回路ＣＣで構成さ
れている。ＲＯＭ（１，２，・・・、ｉ）はマイクロコ
ード化された複数のテスト手順を記憶し、制御回路ＴＣ
によりその内容（テスト手順）が読み出され、解読され
る。検査回路ＣＣは、メモリセルから読み出された人出
力線ＩＯ上の情報を制御回路ＴＣからの出力信号を受け
て比較・検査し、その良否の判定結果Ｆを出力する。制
御回路ＴＣはテストスタート信号ＴＳを受けてＲＯＭ（
１，２，・・・、ｉ）からテスト手順の読込みを行う。
このとき、選択信号ＳによりどのＲＯＭ上のテスト手順
が実行されるかが決定される。例えば、ＲＯＭ２の内容
が実行されるようになる。そうすると、制御回路ＴＣは
ＲＯＭ２のテスト手順で決定されるテストアドレスをア
ドレス線ＡＤ上に出力し、Ｘデコーダ２０とＹデコーダ
３０によってメモリセルアレイ１０の中のメモリセルを
選択する。そして、書込み動作時には入出力線ＩＯを介
してテストデータを選択されたメモリセルに書込む。読
出し動作時には選択されたメモリセルの記憶情報を人出
力線ＩＯを介して検査回路ＣＣに取り込み、比較・検査
が行われる。
が実行されるかが決定される。例えば、ＲＯＭ２の内容
が実行されるようになる。そうすると、制御回路ＴＣは
ＲＯＭ２のテスト手順で決定されるテストアドレスをア
ドレス線ＡＤ上に出力し、Ｘデコーダ２０とＹデコーダ
３０によってメモリセルアレイ１０の中のメモリセルを
選択する。そして、書込み動作時には入出力線ＩＯを介
してテストデータを選択されたメモリセルに書込む。読
出し動作時には選択されたメモリセルの記憶情報を人出
力線ＩＯを介して検査回路ＣＣに取り込み、比較・検査
が行われる。
以上の動作は１つのテスト手順を実行する場合の例であ
る。２つ以上のテスト手順を実行する場合は、前述の１
つのテスト手順が終了した後で、次のテスト手順が開始
されるように選択信号Ｓで制御回路ＴＣの制御動作を切
り換える。
る。２つ以上のテスト手順を実行する場合は、前述の１
つのテスト手順が終了した後で、次のテスト手順が開始
されるように選択信号Ｓで制御回路ＴＣの制御動作を切
り換える。
このように、複数組のテスト手順を別々のＲＯＭに記憶
しておき、その中の１つ又は幾つかを組にしてオンチッ
プテストすることで、全てのＲＯＭのテスト手順を実行
するのと比べて、テストパターン長、すなわちテスト時
間を短縮することが出来る。このときの、不良メモリセ
ル検出能力は、メモリセルの物理的な配置を考慮した場
合の不良検出能力の低いテスト手順を省くことにより、
従来のものと比べてほぼ一定に保つことが可能である。
しておき、その中の１つ又は幾つかを組にしてオンチッ
プテストすることで、全てのＲＯＭのテスト手順を実行
するのと比べて、テストパターン長、すなわちテスト時
間を短縮することが出来る。このときの、不良メモリセ
ル検出能力は、メモリセルの物理的な配置を考慮した場
合の不良検出能力の低いテスト手順を省くことにより、
従来のものと比べてほぼ一定に保つことが可能である。
また、半導体メモリの使用状態により、不良検出能力を
低くしてもよい場合などは、本発明のテスト方式を用い
ればより大きなテスト時間の短縮が可能になり、効果的
である。
低くしてもよい場合などは、本発明のテスト方式を用い
ればより大きなテスト時間の短縮が可能になり、効果的
である。
（発明の効果）
以上説明したように、本発明の半導体メモリ用オンチッ
プテスト方式及び回路によれば、メモリセル不良を検出
するためのテストパターンを発生するテスト手順を記憶
したＲＯＭを複数組用意し、その中の任意の幾つかのも
のを選択的に実行することにより、必要な不良検出能力
を保ったまま、テスト実行時間を短縮できる効果を得る
。
プテスト方式及び回路によれば、メモリセル不良を検出
するためのテストパターンを発生するテスト手順を記憶
したＲＯＭを複数組用意し、その中の任意の幾つかのも
のを選択的に実行することにより、必要な不良検出能力
を保ったまま、テスト実行時間を短縮できる効果を得る
。
第１図は本発明の半導体メモリ用オンチップテスト回路
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
Claims (1)
- 【特許請求の範囲】 １）マイクロコード化されたテスト手順を記憶するＲＯ
Ｍ、当該ＲＯＭからの出力信号を受けて半導体メモリを
自動的にテストするための信号を発生する制御回路、当
該制御回路からの出力信号を受けて前記半導体メモリの
出力情報を比較・検査する検査回路とを備えたオンチッ
プテスト回路において、相異なる複数のテス手順をマイ
クロコード化して記憶する複数のＲＯＭが設けられてい
ることを特徴とする半導体メモリ用オンチップテスト回
路。 ２）請求項１記載の半導体メモリ用オンチップテスト回
路において、前記複数のＲＯＭに記憶された複数のテス
ト手順の中の任意の１つを外部からの信号により選択し
、実行することを特徴とする半導体メモリ用オンチップ
テスト方式。 ３）請求項１記載の半導体メモリ用オンチップテスト回
路において、前記複数のＲＯＭに記憶された複数のテス
ト手順の中の任意の複数手順を外部からの信号により選
択し、連続的に実行することを特徴とする半導体メモリ
用オンチップテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211228A JPH0258800A (ja) | 1988-08-24 | 1988-08-24 | 半導体メモリ用オンチップテスト回路及びテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211228A JPH0258800A (ja) | 1988-08-24 | 1988-08-24 | 半導体メモリ用オンチップテスト回路及びテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258800A true JPH0258800A (ja) | 1990-02-27 |
Family
ID=16602407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211228A Pending JPH0258800A (ja) | 1988-08-24 | 1988-08-24 | 半導体メモリ用オンチップテスト回路及びテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258800A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281400A (ja) * | 1988-09-19 | 1990-03-22 | Fujitsu Ltd | メモリ素子 |
| JPH0449600A (ja) * | 1990-06-19 | 1992-02-18 | Nec Corp | テストコード発生回路 |
| JP2006268919A (ja) * | 2005-03-22 | 2006-10-05 | Matsushita Electric Ind Co Ltd | メモリの組み込み自己テスト回路および自己テスト方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192100A (ja) * | 1986-02-18 | 1987-08-22 | Nec Corp | ダイナミツク形半導体記憶装置 |
-
1988
- 1988-08-24 JP JP63211228A patent/JPH0258800A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192100A (ja) * | 1986-02-18 | 1987-08-22 | Nec Corp | ダイナミツク形半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281400A (ja) * | 1988-09-19 | 1990-03-22 | Fujitsu Ltd | メモリ素子 |
| JPH0449600A (ja) * | 1990-06-19 | 1992-02-18 | Nec Corp | テストコード発生回路 |
| JP2006268919A (ja) * | 2005-03-22 | 2006-10-05 | Matsushita Electric Ind Co Ltd | メモリの組み込み自己テスト回路および自己テスト方法 |
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