JPH0393099A - 半導体メモリ用オンチップテスト回路 - Google Patents
半導体メモリ用オンチップテスト回路Info
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- JPH0393099A JPH0393099A JP1229971A JP22997189A JPH0393099A JP H0393099 A JPH0393099 A JP H0393099A JP 1229971 A JP1229971 A JP 1229971A JP 22997189 A JP22997189 A JP 22997189A JP H0393099 A JPH0393099 A JP H0393099A
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- JP
- Japan
- Prior art keywords
- circuit
- test
- semiconductor memory
- test procedure
- memory
- Prior art date
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- Pending
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- 238000012360 testing method Methods 0.000 title claims abstract description 47
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000010998 test method Methods 0.000 claims abstract description 32
- 238000003860 storage Methods 0.000 claims description 20
- 230000007547 defect Effects 0.000 abstract description 10
- 238000007689 inspection Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract 2
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ搭載用のオンチップテスト回路に
関する。
関する。
近年、半導体メモリの大容量化に伴うテスト時間の増加
やテスト手順の煩雑さを避けるために、そのテスト手順
を半導体メモリと同一チップ上に搭載するオンチップテ
スト方式が幾つか提案されている．これらの中でも、樹
下他が提案しているＲＯＭを用いたテスト方式では、隣
接メモリセルの影響による不良を検出可能であるよう・
な複雑なテストパターンの発生が、少量のＲＯＭに記憶
されたテスト手順を用いて実現可能である、という点で
他のテスト方式より優れている（アイトリプルイー・ト
ランザクション・オン・コンピュータ（ＩＥＥＥ Ｔ
ＲＡＮＳＡＣＴＩＯＮＳ ＯＮＣＯＭＰＵＴＥＲＳ）
、１９８６年１０月号、８６２〜８７０頁〉． 本テスト方式は、予め決められた一連のテスト手順をコ
ード化してＲＯＭに記憶しておき、このＲＯＭからの出
力で、テストアドレスの発生回路、テストデータの発生
回路及びメモリセルからの読出し情報の検査回路を制御
し、半導体メモリ全体のテストを行うものである．テス
ト結果（半導体メモリの良、不良）は、ＲＯＭで定めら
れた一連のテスト手順を終えた後、すなわち、予め決め
られた全てのテストパターンを発生・印加した後に知る
ことができる． 〔発明が解決しようとする課題〕 以上述べたような従来のオンチップテスト方式では、隣
接メモリセルの影響を検査できるような複雑なテストパ
ターンを発生可能であるが、メモリチップ製造時に予め
定められた一連のテストパターンでしかメモリセルをテ
ストできない．このために、テストパターンの不良検出
能力の高低に関わらず、考えられるメモリセル不良を検
出するために必要なテストパターンがすべて含まれるよ
うな一連のテスト手順をＲＯＭに記憶させ、実行するこ
とになる。従って、テストパターンは長大になり、テス
ト実行時間も長くなるという問題があった． 本発明の目的は、メモリセルの不良を検出する能力が高
く、かつ、テスト実行時間が短い半導体メモリ用オンチ
ップテスト回路を提供することにある． 〔課題を解決するための手段〕 本発明の半導体メモリ用オンチップテスト回路は、マイ
クロコード化されたテスト手順を記憶する命令記憶回路
と、当該命令記憶回路からの出力信号を受けて半導体メ
モリを自動的にテストするための信号を発生する制御回
路と、当該制御回路からの出力信号を受けて前記半導体
メモリの出力情報を比較・検査する検査回路とを備え、
前記命令記憶回路の記憶内容をチップ製造後に設定する
．また、前記命令記憶回路の記憶内容を電源投入時に予
め決められた初期状態に設定する。
やテスト手順の煩雑さを避けるために、そのテスト手順
を半導体メモリと同一チップ上に搭載するオンチップテ
スト方式が幾つか提案されている．これらの中でも、樹
下他が提案しているＲＯＭを用いたテスト方式では、隣
接メモリセルの影響による不良を検出可能であるよう・
な複雑なテストパターンの発生が、少量のＲＯＭに記憶
されたテスト手順を用いて実現可能である、という点で
他のテスト方式より優れている（アイトリプルイー・ト
ランザクション・オン・コンピュータ（ＩＥＥＥ Ｔ
ＲＡＮＳＡＣＴＩＯＮＳ ＯＮＣＯＭＰＵＴＥＲＳ）
、１９８６年１０月号、８６２〜８７０頁〉． 本テスト方式は、予め決められた一連のテスト手順をコ
ード化してＲＯＭに記憶しておき、このＲＯＭからの出
力で、テストアドレスの発生回路、テストデータの発生
回路及びメモリセルからの読出し情報の検査回路を制御
し、半導体メモリ全体のテストを行うものである．テス
ト結果（半導体メモリの良、不良）は、ＲＯＭで定めら
れた一連のテスト手順を終えた後、すなわち、予め決め
られた全てのテストパターンを発生・印加した後に知る
ことができる． 〔発明が解決しようとする課題〕 以上述べたような従来のオンチップテスト方式では、隣
接メモリセルの影響を検査できるような複雑なテストパ
ターンを発生可能であるが、メモリチップ製造時に予め
定められた一連のテストパターンでしかメモリセルをテ
ストできない．このために、テストパターンの不良検出
能力の高低に関わらず、考えられるメモリセル不良を検
出するために必要なテストパターンがすべて含まれるよ
うな一連のテスト手順をＲＯＭに記憶させ、実行するこ
とになる。従って、テストパターンは長大になり、テス
ト実行時間も長くなるという問題があった． 本発明の目的は、メモリセルの不良を検出する能力が高
く、かつ、テスト実行時間が短い半導体メモリ用オンチ
ップテスト回路を提供することにある． 〔課題を解決するための手段〕 本発明の半導体メモリ用オンチップテスト回路は、マイ
クロコード化されたテスト手順を記憶する命令記憶回路
と、当該命令記憶回路からの出力信号を受けて半導体メ
モリを自動的にテストするための信号を発生する制御回
路と、当該制御回路からの出力信号を受けて前記半導体
メモリの出力情報を比較・検査する検査回路とを備え、
前記命令記憶回路の記憶内容をチップ製造後に設定する
．また、前記命令記憶回路の記憶内容を電源投入時に予
め決められた初期状態に設定する。
本発明の半導体メモリ用オンチップテスト回路では、テ
ストパターンを発生するテスト手順をチップの電源投入
時又はそれ以降に任意に設定することで不良検出能力の
高いテスト手順を使用者が独自に設定でき、それを実行
することで不良検出能力は高くしかもテスト実行時間を
短縮できる。
ストパターンを発生するテスト手順をチップの電源投入
時又はそれ以降に任意に設定することで不良検出能力の
高いテスト手順を使用者が独自に設定でき、それを実行
することで不良検出能力は高くしかもテスト実行時間を
短縮できる。
以下、図面を参照しながら本発明の一実施例について詳
細に説明する． 本発明のオンチップテスト回路を半導体メモリに適用し
た場合のブロック構成図を第１図に示す．同図において
、オンチップテスト回路は、命令記憶回路ＰＭと制御回
路ＴＣと検査回路ＣＣと書込み回路ＷＣで構成されてい
る．書込み回路ＷＣはテスト手順書込み制御信号ＷＥを
受けて命令記憶回路ＰＭにデータＤを書き込む。このと
き書き込まれたデータがマイクロコード化された新しい
テスト手順となって命令記憶回路ＰＭに記憶される。制
御回路ＴＣはその内容（テスト手順）を読み出し、解読
する．検査回路ＣＣは、メモリセルから読み出された入
出力線ＩＯ上の情報を制御回路ＴＣからの出力信号を受
けて比較・検査し、その良否の判定結果Ｆを出力する．
制御回路ＴＣはテストスタート信号ＴＳを受けて命令記
憶回路ＰＭからテスト手順の読込みを行う。テストスタ
ート信号ＴＳが入力されると、制御回路ＴＣは命令記憶
回路ＰＭに記憶されているテスト手順で決定されるテス
トアドレスをアドレス線ＡＤ上に出力し、Ｘデコーダ２
０とＹデコーダ３０によってメモリセルアレイ１０の中
のメモリセルを選択する．そして、書込み動作時には入
出力線ＩＯを介してテストデータを選択されたメモリセ
ルに書込む．読出し動作時には選択されたメモリセルの
記憶情報を入出力線ＩＯを介して検査回路ＣＣに取り込
み、比較・検査が行われる． このときのテスト手順は、チップ製造時に予め設定され
たものに限られず、電源投入後に書込み回路ＷＣを介し
てプログラムしたものでもよい。
細に説明する． 本発明のオンチップテスト回路を半導体メモリに適用し
た場合のブロック構成図を第１図に示す．同図において
、オンチップテスト回路は、命令記憶回路ＰＭと制御回
路ＴＣと検査回路ＣＣと書込み回路ＷＣで構成されてい
る．書込み回路ＷＣはテスト手順書込み制御信号ＷＥを
受けて命令記憶回路ＰＭにデータＤを書き込む。このと
き書き込まれたデータがマイクロコード化された新しい
テスト手順となって命令記憶回路ＰＭに記憶される。制
御回路ＴＣはその内容（テスト手順）を読み出し、解読
する．検査回路ＣＣは、メモリセルから読み出された入
出力線ＩＯ上の情報を制御回路ＴＣからの出力信号を受
けて比較・検査し、その良否の判定結果Ｆを出力する．
制御回路ＴＣはテストスタート信号ＴＳを受けて命令記
憶回路ＰＭからテスト手順の読込みを行う。テストスタ
ート信号ＴＳが入力されると、制御回路ＴＣは命令記憶
回路ＰＭに記憶されているテスト手順で決定されるテス
トアドレスをアドレス線ＡＤ上に出力し、Ｘデコーダ２
０とＹデコーダ３０によってメモリセルアレイ１０の中
のメモリセルを選択する．そして、書込み動作時には入
出力線ＩＯを介してテストデータを選択されたメモリセ
ルに書込む．読出し動作時には選択されたメモリセルの
記憶情報を入出力線ＩＯを介して検査回路ＣＣに取り込
み、比較・検査が行われる． このときのテスト手順は、チップ製造時に予め設定され
たものに限られず、電源投入後に書込み回路ＷＣを介し
てプログラムしたものでもよい。
従って、一つのテスト手順終了後に他のテスト手順を再
プログラムし、異ったテストを実施することが可能であ
る。
プログラムし、異ったテストを実施することが可能であ
る。
また、第２図に示すメモリセルを命令記憶回路の１ビッ
トとして用いることもできる．同図において、ＴＰＩ，
ＴＰ２はＰチャネルＭＯＳＦＥＴ．ＴＮＩ，ＴＮ２はＮ
チャネルＭＯＳＦＥＴである．ここで、ＭＯＳＦＥＴの
サイズやノードＮｌ，Ｎ２の容量にアンバランスを与え
ることにより、電源投入時に本メモリセルに予め決まっ
た情報を記憶することが可能である．このため、このよ
うなメモリセルを命令記憶回路として用いることで、そ
の記憶内容、すなわち、テスト手順が電源投入時に予め
決められたものに設定でき、電源投入ごとの書込みが不
要になる． 以上のように、チップ製造後にチップの利用者が独自の
不良検出能力の高いテスト手順を命令記憶回路にプログ
ラムし、それを実行できるので、従来に比べて非常に効
率のよいテスト、すなわちテスト時間の大幅な短縮がで
きる．また、命令記憶回路の規模（メモリ容量）は、一
種類のテスト手順分さえあれば異った他のテスト手順も
再プログラムすることで実行できるので、非常に小さく
することができる。
トとして用いることもできる．同図において、ＴＰＩ，
ＴＰ２はＰチャネルＭＯＳＦＥＴ．ＴＮＩ，ＴＮ２はＮ
チャネルＭＯＳＦＥＴである．ここで、ＭＯＳＦＥＴの
サイズやノードＮｌ，Ｎ２の容量にアンバランスを与え
ることにより、電源投入時に本メモリセルに予め決まっ
た情報を記憶することが可能である．このため、このよ
うなメモリセルを命令記憶回路として用いることで、そ
の記憶内容、すなわち、テスト手順が電源投入時に予め
決められたものに設定でき、電源投入ごとの書込みが不
要になる． 以上のように、チップ製造後にチップの利用者が独自の
不良検出能力の高いテスト手順を命令記憶回路にプログ
ラムし、それを実行できるので、従来に比べて非常に効
率のよいテスト、すなわちテスト時間の大幅な短縮がで
きる．また、命令記憶回路の規模（メモリ容量）は、一
種類のテスト手順分さえあれば異った他のテスト手順も
再プログラムすることで実行できるので、非常に小さく
することができる。
さらに、ここでは命令記憶回路を構成するメモリセルと
して完全ＣＭＯＳ型ＳＲＡＭセルを倒にして説明したが
、これは、抵抗負荷型ＳＲＡＭセルや他の双安定型ＳＲ
ＡＭセルでも同様に利用できる．また、電源投入時の初
期設定が不要であれば、通常のＤＲＡＭセルやプログラ
マブルＲＯＭなどを用いて命令記憶回路を構成すること
も可能である． 〔発明の効果〕 以上説明したように、本発明の半導体メモリ用オンチッ
プテスト回路によれば、メモリセル不良を検出するため
のテストパターンを発生ずるテスト手順を電源投入時に
自動的に発生し、その後、それを変更して実行すること
により、必要な不良検出能力を保ったまま、大幅な命令
記憶回路の減少とテスト実行時間の短縮を実現できる効
果を得る．
して完全ＣＭＯＳ型ＳＲＡＭセルを倒にして説明したが
、これは、抵抗負荷型ＳＲＡＭセルや他の双安定型ＳＲ
ＡＭセルでも同様に利用できる．また、電源投入時の初
期設定が不要であれば、通常のＤＲＡＭセルやプログラ
マブルＲＯＭなどを用いて命令記憶回路を構成すること
も可能である． 〔発明の効果〕 以上説明したように、本発明の半導体メモリ用オンチッ
プテスト回路によれば、メモリセル不良を検出するため
のテストパターンを発生ずるテスト手順を電源投入時に
自動的に発生し、その後、それを変更して実行すること
により、必要な不良検出能力を保ったまま、大幅な命令
記憶回路の減少とテスト実行時間の短縮を実現できる効
果を得る．
第１図は本発明の半導体メモリ用オンチップテスト回路
の一実施例を示すブロック図、第２図は命令記憶回路に
用いるメモリセルの一例を示す図である． ＰＭ・・・命令記憶回路、ＷＣ・・・書込み回路、ＷＥ
・・・書込み制御信号線、Ｄ・・・データ線、１０・・
・メモリセルアレイ．
の一実施例を示すブロック図、第２図は命令記憶回路に
用いるメモリセルの一例を示す図である． ＰＭ・・・命令記憶回路、ＷＣ・・・書込み回路、ＷＥ
・・・書込み制御信号線、Ｄ・・・データ線、１０・・
・メモリセルアレイ．
Claims (1)
- 【特許請求の範囲】 １、マイクロコード化されたテスト手順を記憶する命令
記憶回路と、前記命令記憶回路からの出力信号に応答し
て半導体メモリテスト信号を発生する制御回路と、前記
制御回路からの信号に応答して前記半導体メモリの出力
情報を比較・検査する検査回路とを備えたオンチップテ
スト回路において、前記命令記憶回路の記憶内容がチッ
プ製造後に設定できることを特徴とする半導体メモリ用
オンチップテスト回路。 ２、請求項１記載の半導体メモリ用オンチップテスト回
路において、前記命令記憶回路の記憶内容が電源投入時
に予め決められた初期状態に設定できることを特徴とす
る半導体メモリ用オンチップテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229971A JPH0393099A (ja) | 1989-09-04 | 1989-09-04 | 半導体メモリ用オンチップテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229971A JPH0393099A (ja) | 1989-09-04 | 1989-09-04 | 半導体メモリ用オンチップテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0393099A true JPH0393099A (ja) | 1991-04-18 |
Family
ID=16900579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1229971A Pending JPH0393099A (ja) | 1989-09-04 | 1989-09-04 | 半導体メモリ用オンチップテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0393099A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998047152A1 (fr) * | 1997-04-16 | 1998-10-22 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede pour tester la memoire |
| US6801461B2 (en) * | 1996-04-30 | 2004-10-05 | Texas Instruments Incorporated | Built-in self-test arrangement for integrated circuit memory devices |
| US7940586B2 (en) | 2007-11-02 | 2011-05-10 | Hynix Semiconductor Inc. | Semiconductor memory device |
| US8248096B2 (en) | 2009-07-30 | 2012-08-21 | SK Hynix Inc. | Test mode signal generating device |
| CN107705816A (zh) * | 2017-08-18 | 2018-02-16 | 郑州云海信息技术有限公司 | 一种基于ChipLink的可靠性测试方法及系统 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192100A (ja) * | 1986-02-18 | 1987-08-22 | Nec Corp | ダイナミツク形半導体記憶装置 |
-
1989
- 1989-09-04 JP JP1229971A patent/JPH0393099A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192100A (ja) * | 1986-02-18 | 1987-08-22 | Nec Corp | ダイナミツク形半導体記憶装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6801461B2 (en) * | 1996-04-30 | 2004-10-05 | Texas Instruments Incorporated | Built-in self-test arrangement for integrated circuit memory devices |
| WO1998047152A1 (fr) * | 1997-04-16 | 1998-10-22 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede pour tester la memoire |
| US6233182B1 (en) | 1997-04-16 | 2001-05-15 | Hitachi, Ltd. | Semiconductor integrated circuit and method for testing memory |
| US6467056B1 (en) | 1997-04-16 | 2002-10-15 | Hitachi, Ltd. | Semiconductor integrated circuit and method of checking memory |
| US7940586B2 (en) | 2007-11-02 | 2011-05-10 | Hynix Semiconductor Inc. | Semiconductor memory device |
| US8248096B2 (en) | 2009-07-30 | 2012-08-21 | SK Hynix Inc. | Test mode signal generating device |
| CN107705816A (zh) * | 2017-08-18 | 2018-02-16 | 郑州云海信息技术有限公司 | 一种基于ChipLink的可靠性测试方法及系统 |
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