JPH0258807B2

JPH0258807B2 -

Info

Publication number: JPH0258807B2
Application number: JP60134871A
Authority: JP
Inventors: Masaharu Yoshii
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1985-06-18
Filing date: 1985-06-18
Publication date: 1990-12-10
Also published as: JPS61290814A

Description

[Detailed description of the invention]

〈技術分野〉本発明はＤ型フリツプ・フロツプに係るもので
あり、特に、プリセツト制御信号とプリセツト・
データ信号により任意のタイミングで任意の値に
プリセツトする場合に小規模回路で実現したＤ型
フリツプ・フロツプに関するものである。〈従来技術〉Ｄ型フリツプ・フロツプに任意のタイミングで
任意の値を設定する方法として、セツト、リセツ
ト端子付きＤ型フリツプ・フロツプD1とナン
ド・ゲート２個より成る第２図ａの回路が従来用
いられている。PCはプリセツト制御信号で、PD
はプリセツト・データ信号である。PC＝０のと
きは、Ｄ型フリツプ・フロツプD1は、ただ単な
るＤ型フリツプ・フロツプとして作動する。PC
＝１のときは、Ｄ型フリツプ・フロツプD1にPD
の値を書き込むように機能する。PD＝１ならば
D1はセツトされ、PD＝０ならばD1はリセツトさ
れるという具合である。すなわち、第２図ａの回路は、PC＝１のタイ
ミングで任意の値PDをＤ型フリツプ・フロツプ
に設定する回路である。なお、参考のためＤ型フ
リツプ・フロツプD1の内部回路を第２図ｂに示
す。しかしながら、上記従来方式は回路要素が比較
的多くなるという問題点があつた。〈発明の目的〉本発明は、任意のタイミングで任意の値を設定
することができるＤ型フリツプ・フロツプを従来
より小さい回路規模で実現することを目的として
いるものである。〈発明の構成〉本発明のＤ型フリツプ・フロツプは、プリセツ
ト制御信号及びプリセツト・データ信号を入力と
する第１ナンド・ゲートと、入力端子に接続され
る入力トランスフアー・ゲートと出力トランスフ
アー・ゲートとの間に接続されるインバータの出
力及び上記プリセツト制御信号を入力とする第１
オア・ゲートと、上記第１ナンド・ゲートの出力
及び上記第１オア・ゲートの出力を入力とし、そ
の出力が入力側帰還用トランスフアー・ゲートを
介して上記インバータの入力に接続される第２ナ
ンド・ゲートと、出力トランスフアー・ゲートの
出力及び上記プリセツト制御信号を入力とする第
２オアー・ゲートと、上記第１ナンド・ゲートの
出力及び上記第２オアー・ゲートの出力を入力と
し、その出力が出力端子に接続される第３ナン
ド・ゲートとを有することを特徴とするものであ
る。〈実施例〉本発明に係るＤ型フリツプ・フロツプのシンボ
ル図を第１図ａに、その内部回路図を第１図ｂに
示す。第１図ｂに於いて、１は入力トランスフアー・
ゲート、２は出力トランスフアー・ゲート、３は
出力側帰還用トランスフアー・ゲート、４は出力
側帰還用トランスフアー・ゲート、５，６，７，
はインバータ、８，９はオア−ナンド・ゲート、
１０はナンド・ゲートである。通常のセツト、リセツト端子付きＤ型フリツ
プ・フロツプと異なる点は、端子及び端子が
なく、その代わりにPC端子及びPD端子を余分に
持つている点である。その真理値表を以下の第１表に示す。 <Technical Field> The present invention relates to a D-type flip-flop, and particularly relates to a preset control signal and a preset control signal.
This invention relates to a D-type flip-flop realized with a small-scale circuit when presetting to an arbitrary value at an arbitrary timing using a data signal. <Prior Art> As a method of setting an arbitrary value at an arbitrary timing in a D-type flip-flop, the circuit shown in FIG. It is used. PC is a preset control signal, PD
is the preset data signal. When PC=0, the D-type flip-flop D1 operates simply as a D-type flip-flop. PC
When = 1, PD is applied to D-type flip-flop D1.
Functions to write the value of . If PD=1
D1 is set; if PD=0, D1 is reset, and so on. That is, the circuit shown in FIG. 2a is a circuit that sets an arbitrary value PD to a D-type flip-flop at the timing of PC=1. For reference, the internal circuit of the D-type flip-flop D1 is shown in FIG. 2b. However, the conventional method described above has a problem in that the number of circuit elements is relatively large. <Objective of the Invention> The object of the present invention is to realize a D-type flip-flop that can set any value at any timing, with a smaller circuit scale than the conventional one. <Structure of the Invention> The D-type flip-flop of the present invention includes a first NAND gate which receives a preset control signal and a preset data signal as input, an input transfer gate connected to an input terminal, and an output transfer gate. A first circuit which receives the output of the inverter connected between the gate and the preset control signal as input.
an OR gate, and a second gate whose inputs are the output of the first NAND gate and the output of the first OR gate, and whose output is connected to the input of the inverter via the input-side feedback transfer gate. a NAND gate, a second OR gate that receives the output of the output transfer gate and the preset control signal; and a second OR gate that receives the output of the first NAND gate and the output of the second OR gate; and a third NAND gate whose output is connected to the output terminal. <Embodiment> A symbol diagram of a D-type flip-flop according to the present invention is shown in FIG. 1a, and its internal circuit diagram is shown in FIG. 1b. In Figure 1b, 1 is the input transfer
gate, 2 is an output transfer gate, 3 is a transfer gate for output side feedback, 4 is a transfer gate for output side feedback, 5, 6, 7,
is an inverter, 8 and 9 are oranand gates,
10 is a NAND gate. The difference from a normal D-type flip-flop with set and reset terminals is that it does not have terminals and instead has an extra PC terminal and PD terminal. The truth table is shown in Table 1 below.

【表】上記真理値表から分かる通り、PC＝０では通
常のＤ型フリツプ・フロツプとして作用し、PC
＝１ではPDの値を設定する機能がある。この機能は第２図の従来回路と全く等価である
にもかかわらず、回路規模が従来方式に比べ、ナ
ンド・ゲート及びインバータがそれぞれ１個ずつ
少なくなつていることがわかる。それをまとめた
のが以下の第２表である。[Table] As can be seen from the truth table above, when PC = 0, it acts as a normal D-type flip-flop, and PC
=1 has the function of setting the PD value. Although this function is completely equivalent to the conventional circuit shown in FIG. 2, it can be seen that the circuit scale is reduced by one NAND gate and one inverter compared to the conventional system. Table 2 below summarizes this.

【表】〈発明の効果〉以上詳細に説明したように、本発明によれば、
任意のタイミングで任意の値を設定することがで
きるＤ型フリツプ・フロツプを従来よりも小規模
な回路で構成できるものであり、LSIのチツプ・
サイズを小さく設計できる極めて有用な発明であ
る。[Table] <Effects of the invention> As explained in detail above, according to the present invention,
A D-type flip-flop, which can set any value at any timing, can be constructed with a smaller circuit than conventional ones, and it can be used as an LSI chip.
This is an extremely useful invention that can be designed to be small in size.

[Brief explanation of drawings]

第１図ａは本発明に係るＤ型フリツプ・フロツ
プのシンボル図、同図ｂは同Ｄ型フリツプ・フロ
ツプの内部回路図、第２図ａは従来方式の回路
図、同図ｂは同図ａに於けるＤ型フリツプ・フロ
ツプの内部回路図である。符号の説明、１：入力トランスフアー・ゲー
ト、２：出力トランスフアー・ゲート、３：入力
側帰還用トランスフアー・ゲート、４：出力側帰
還用トランスフアー・ゲート、５，６，７：イン
バータ、８，９：オア−ナンド・ゲート、１０：
ナンド・ゲート。 FIG. 1a is a symbol diagram of a D-type flip-flop according to the present invention, FIG. 1b is an internal circuit diagram of the D-type flip-flop, FIG. 2a is a conventional circuit diagram, and FIG. FIG. 3 is an internal circuit diagram of a D-type flip-flop in FIG. Explanation of symbols: 1: Input transfer gate, 2: Output transfer gate, 3: Input side feedback transfer gate, 4: Output side feedback transfer gate, 5, 6, 7: Inverter. 8, 9: Oranand Gate, 10:
Nando Gate.

Claims

[Claims] 1. A first NAND gate receiving a preset control signal and a preset data signal as inputs, and an input transfer gate connected to an input terminal and an output transfer gate connected between the first NAND gate and the output transfer gate. A first OR gate which receives the output of the inverter and the preset control signal as input; and a first OR gate which receives the output of the first NAND gate and the output of the first OR gate, and whose output is connected to the feedback transfer transfer circuit on the input side. a second NAND gate connected to the input of the inverter via a gate; a second OR gate receiving the output of the output transfer gate and the preset control signal; and an output of the first NAND gate. and a third NAND gate whose input is the output of the second OR gate and whose output is connected to the output terminal.