JPH0258807B2 - - Google Patents
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- Publication number
- JPH0258807B2 JPH0258807B2 JP60134871A JP13487185A JPH0258807B2 JP H0258807 B2 JPH0258807 B2 JP H0258807B2 JP 60134871 A JP60134871 A JP 60134871A JP 13487185 A JP13487185 A JP 13487185A JP H0258807 B2 JPH0258807 B2 JP H0258807B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- output
- input
- flop
- type flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Description
〈技術分野〉
本発明はＤ型フリツプ・フロツプに係るもので
あり、特に、プリセツト制御信号とプリセツト・
データ信号により任意のタイミングで任意の値に
プリセツトする場合に小規模回路で実現したＤ型
フリツプ・フロツプに関するものである。 〈従来技術〉 Ｄ型フリツプ・フロツプに任意のタイミングで
任意の値を設定する方法として、セツト、リセツ
ト端子付きＤ型フリツプ・フロツプD1とナン
ド・ゲート２個より成る第２図ａの回路が従来用
いられている。PCはプリセツト制御信号で、PD
はプリセツト・データ信号である。PC＝０のと
きは、Ｄ型フリツプ・フロツプD1は、ただ単な
るＤ型フリツプ・フロツプとして作動する。PC
＝１のときは、Ｄ型フリツプ・フロツプD1にPD
の値を書き込むように機能する。PD＝１ならば
D1はセツトされ、PD＝０ならばD1はリセツトさ
れるという具合である。 すなわち、第２図ａの回路は、PC＝１のタイ
ミングで任意の値PDをＤ型フリツプ・フロツプ
に設定する回路である。なお、参考のためＤ型フ
リツプ・フロツプD1の内部回路を第２図ｂに示
す。 しかしながら、上記従来方式は回路要素が比較
的多くなるという問題点があつた。 〈発明の目的〉 本発明は、任意のタイミングで任意の値を設定
することができるＤ型フリツプ・フロツプを従来
より小さい回路規模で実現することを目的として
いるものである。 〈発明の構成〉 本発明のＤ型フリツプ・フロツプは、プリセツ
ト制御信号及びプリセツト・データ信号を入力と
する第１ナンド・ゲートと、入力端子に接続され
る入力トランスフアー・ゲートと出力トランスフ
アー・ゲートとの間に接続されるインバータの出
力及び上記プリセツト制御信号を入力とする第１
オア・ゲートと、上記第１ナンド・ゲートの出力
及び上記第１オア・ゲートの出力を入力とし、そ
の出力が入力側帰還用トランスフアー・ゲートを
介して上記インバータの入力に接続される第２ナ
ンド・ゲートと、出力トランスフアー・ゲートの
出力及び上記プリセツト制御信号を入力とする第
２オアー・ゲートと、上記第１ナンド・ゲートの
出力及び上記第２オアー・ゲートの出力を入力と
し、その出力が出力端子に接続される第３ナン
ド・ゲートとを有することを特徴とするものであ
る。 〈実施例〉 本発明に係るＤ型フリツプ・フロツプのシンボ
ル図を第１図ａに、その内部回路図を第１図ｂに
示す。 第１図ｂに於いて、１は入力トランスフアー・
ゲート、２は出力トランスフアー・ゲート、３は
出力側帰還用トランスフアー・ゲート、４は出力
側帰還用トランスフアー・ゲート、５，６，７，
はインバータ、８，９はオア−ナンド・ゲート、
１０はナンド・ゲートである。 通常のセツト、リセツト端子付きＤ型フリツ
プ・フロツプと異なる点は、端子及び端子が
なく、その代わりにPC端子及びPD端子を余分に
持つている点である。 その真理値表を以下の第１表に示す。
あり、特に、プリセツト制御信号とプリセツト・
データ信号により任意のタイミングで任意の値に
プリセツトする場合に小規模回路で実現したＤ型
フリツプ・フロツプに関するものである。 〈従来技術〉 Ｄ型フリツプ・フロツプに任意のタイミングで
任意の値を設定する方法として、セツト、リセツ
ト端子付きＤ型フリツプ・フロツプD1とナン
ド・ゲート２個より成る第２図ａの回路が従来用
いられている。PCはプリセツト制御信号で、PD
はプリセツト・データ信号である。PC＝０のと
きは、Ｄ型フリツプ・フロツプD1は、ただ単な
るＤ型フリツプ・フロツプとして作動する。PC
＝１のときは、Ｄ型フリツプ・フロツプD1にPD
の値を書き込むように機能する。PD＝１ならば
D1はセツトされ、PD＝０ならばD1はリセツトさ
れるという具合である。 すなわち、第２図ａの回路は、PC＝１のタイ
ミングで任意の値PDをＤ型フリツプ・フロツプ
に設定する回路である。なお、参考のためＤ型フ
リツプ・フロツプD1の内部回路を第２図ｂに示
す。 しかしながら、上記従来方式は回路要素が比較
的多くなるという問題点があつた。 〈発明の目的〉 本発明は、任意のタイミングで任意の値を設定
することができるＤ型フリツプ・フロツプを従来
より小さい回路規模で実現することを目的として
いるものである。 〈発明の構成〉 本発明のＤ型フリツプ・フロツプは、プリセツ
ト制御信号及びプリセツト・データ信号を入力と
する第１ナンド・ゲートと、入力端子に接続され
る入力トランスフアー・ゲートと出力トランスフ
アー・ゲートとの間に接続されるインバータの出
力及び上記プリセツト制御信号を入力とする第１
オア・ゲートと、上記第１ナンド・ゲートの出力
及び上記第１オア・ゲートの出力を入力とし、そ
の出力が入力側帰還用トランスフアー・ゲートを
介して上記インバータの入力に接続される第２ナ
ンド・ゲートと、出力トランスフアー・ゲートの
出力及び上記プリセツト制御信号を入力とする第
２オアー・ゲートと、上記第１ナンド・ゲートの
出力及び上記第２オアー・ゲートの出力を入力と
し、その出力が出力端子に接続される第３ナン
ド・ゲートとを有することを特徴とするものであ
る。 〈実施例〉 本発明に係るＤ型フリツプ・フロツプのシンボ
ル図を第１図ａに、その内部回路図を第１図ｂに
示す。 第１図ｂに於いて、１は入力トランスフアー・
ゲート、２は出力トランスフアー・ゲート、３は
出力側帰還用トランスフアー・ゲート、４は出力
側帰還用トランスフアー・ゲート、５，６，７，
はインバータ、８，９はオア−ナンド・ゲート、
１０はナンド・ゲートである。 通常のセツト、リセツト端子付きＤ型フリツ
プ・フロツプと異なる点は、端子及び端子が
なく、その代わりにPC端子及びPD端子を余分に
持つている点である。 その真理値表を以下の第１表に示す。
【表】
上記真理値表から分かる通り、PC＝０では通
常のＤ型フリツプ・フロツプとして作用し、PC
＝１ではPDの値を設定する機能がある。 この機能は第２図の従来回路と全く等価である
にもかかわらず、回路規模が従来方式に比べ、ナ
ンド・ゲート及びインバータがそれぞれ１個ずつ
少なくなつていることがわかる。それをまとめた
のが以下の第２表である。
常のＤ型フリツプ・フロツプとして作用し、PC
＝１ではPDの値を設定する機能がある。 この機能は第２図の従来回路と全く等価である
にもかかわらず、回路規模が従来方式に比べ、ナ
ンド・ゲート及びインバータがそれぞれ１個ずつ
少なくなつていることがわかる。それをまとめた
のが以下の第２表である。
【表】
〈発明の効果〉
以上詳細に説明したように、本発明によれば、
任意のタイミングで任意の値を設定することがで
きるＤ型フリツプ・フロツプを従来よりも小規模
な回路で構成できるものであり、LSIのチツプ・
サイズを小さく設計できる極めて有用な発明であ
る。
任意のタイミングで任意の値を設定することがで
きるＤ型フリツプ・フロツプを従来よりも小規模
な回路で構成できるものであり、LSIのチツプ・
サイズを小さく設計できる極めて有用な発明であ
る。
第１図ａは本発明に係るＤ型フリツプ・フロツ
プのシンボル図、同図ｂは同Ｄ型フリツプ・フロ
ツプの内部回路図、第２図ａは従来方式の回路
図、同図ｂは同図ａに於けるＤ型フリツプ・フロ
ツプの内部回路図である。 符号の説明、１：入力トランスフアー・ゲー
ト、２：出力トランスフアー・ゲート、３：入力
側帰還用トランスフアー・ゲート、４：出力側帰
還用トランスフアー・ゲート、５，６，７：イン
バータ、８，９：オア−ナンド・ゲート、１０：
ナンド・ゲート。
プのシンボル図、同図ｂは同Ｄ型フリツプ・フロ
ツプの内部回路図、第２図ａは従来方式の回路
図、同図ｂは同図ａに於けるＤ型フリツプ・フロ
ツプの内部回路図である。 符号の説明、１：入力トランスフアー・ゲー
ト、２：出力トランスフアー・ゲート、３：入力
側帰還用トランスフアー・ゲート、４：出力側帰
還用トランスフアー・ゲート、５，６，７：イン
バータ、８，９：オア−ナンド・ゲート、１０：
ナンド・ゲート。
Claims (1)
- 【特許請求の範囲】 １ プリセツト制御信号及びプリセツト・データ
信号を入力とする第１ナンド・ゲートと、 入力端子に接続される入力トランスフアー・ゲ
ートと出力トランスフア・ゲートとの間に接続さ
れるインバータの出力及び上記プリセツト制御信
号を入力とする第１オア・ゲートと、 上記第１ナンド・ゲートの出力及び上記第１オ
ア・ゲートの出力を入力とし、その出力が入力側
帰還用トランスフア・ゲートを介して上記インバ
ータの入力に接続される第２ナンド・ゲートと、 出力トランスフアー・ゲートの出力及び上記プ
リセツト制御信号を入力とする第２オア・ゲート
と、 上記第１ナンド・ゲートの出力及び上記第２オ
ア・ゲートの出力を入力とし、その出力が出力端
子に接続される第３ナンド・ゲートとを有するこ
とを特徴とするＤ型フリツプ・フロツプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134871A JPS61290814A (ja) | 1985-06-18 | 1985-06-18 | Ｄ型フリツプ・フロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134871A JPS61290814A (ja) | 1985-06-18 | 1985-06-18 | Ｄ型フリツプ・フロツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61290814A JPS61290814A (ja) | 1986-12-20 |
| JPH0258807B2 true JPH0258807B2 (ja) | 1990-12-10 |
Family
ID=15138425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134871A Granted JPS61290814A (ja) | 1985-06-18 | 1985-06-18 | Ｄ型フリツプ・フロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61290814A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666659B2 (ja) * | 1987-08-03 | 1994-08-24 | シャープ株式会社 | セット・リセット付ｄフリップフロップ回路 |
| WO2000042673A1 (fr) * | 1999-01-14 | 2000-07-20 | Fujitsu Limited | Procede de charge d'une cellule secondaire et chargeur |
-
1985
- 1985-06-18 JP JP60134871A patent/JPS61290814A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61290814A (ja) | 1986-12-20 |
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