JPH0259475B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は電子楽器のタツチレスポンス装置に
関し、特にイニシヤルタツチレスポンスに関す
る。 タツチレスポンスによる楽音制御には大別して
次の２種類がある。１つはイニシヤルタツチコン
トロールであり、これは鍵押圧開始時の鍵押圧力
あるいは押圧速度などにもとづき押圧当初の鍵タ
ツチ（つまりイニシヤルタツチ）を検出し、この
イニシヤルタツチに応じて楽音の音高、音量、音
色などを制御するものである。もう１つはアフタ
ータツチコントロールであり、これは持続的鍵押
圧状態における鍵押圧力あるいは深さ等にもとづ
き鍵タツチ（つまりアフタータツチ）を検出し、
このアフタータツチに応じて楽音の音高、音量、
音色などを制御するものである。電子楽器による
演奏を自然楽器の演奏に近づけるには、上述の両
方のタツチレスポンス制御を行ない得るようにす
るのが望ましいのであるが、そのためには従来は
両方のタツチセンサが夫々必要であり、鍵盤部の
構成が非常に複雑になると共に高価になつてしま
うという欠点があつた。 この発明は上述の点に鑑みてなされたもので、
イニシヤルタツチとアフタータツチの検出を共通
のタツチセンサを用いて行なうことにより、鍵盤
回わりの構成を簡素化すると共に製造コストを安
価にした電子楽器のタツチレスポンス装置を提供
しようとするものである。鍵盤で押圧された鍵に
関する押圧力あるいは押圧速度あるいは押圧深さ
等にもとづき鍵タツチを鍵押圧持続中も検出する
ことが可能なタツチセンサ、すなわちアフタータ
ツチセンサ、を用いてイニシヤルタツチをも検出
し得るように構成することにより上記目的が達成
される。すなわち、押鍵開始時から所定時間の間
待ち時間を設定し、この待ち時間中にアフタータ
ツチセンサから出力されるタツチ検出信号にもと
づきイニシヤルタツチに応じた信号を検出する。
例えば、上記待ち時間中にアフタータツチセンサ
から出力されたタツチ検出信号のピーク値をイニ
シヤルタツチに応じた信号として検出する。こう
して検出したイニシヤルタツチを示す信号に応じ
て楽音の音高、音色、音量のうち１または複数を
制御することによりイニシヤルタツチコントロー
ルが行なわれる。勿論、イニシヤルタツチコント
ロールに並行してタツチセンサの出力に応じてア
フタータツチコントロールを行なうことも可能で
ある。イニシヤルタツチを検出した後に楽音の発
音を開始させて不都合のないイニシヤルタツチコ
ントロールが行なわれるようにするために、楽音
の発音開始を上記待ち時間分だけ遅らせる工夫が
施される。 以下この発明の一実施例を添付図面を参照して
詳細に説明しよう。 発明の基本構成を示す実施例の説明 第１図に示す実施例はこの発明の基本構成を示
すもので、２００は鍵盤、２０１は楽音発生装
置、２０２はサウンドシステムであり、これらは
従来から知られている任意の構成を採用してよ
い。アフタータツチセンサ２０３は、鍵盤２００
で押圧された鍵に関する押圧力或いは押圧速度或
いは押圧深さ等（要するに鍵タツチを検出し得る
ものであれば何でもよい）に基づき鍵タツチを検
出するもので、鍵押圧持続中もこの鍵タツチを検
出し得るものである。待ち時間設定回路２０４は
鍵盤２００における鍵の押し始めを検出し、この
検出にもとづき押鍵開始時から所定時間の間待ち
時間を設定するものであり、この待ち時間の間、
回路２０４からイニシヤルセンシング信号ISを出
力する。アフタータツチセンサ２０３の出力はイ
ニシヤルタツチ検出回路２０５及びゲート２０６
に与えられる。イニシヤルタツチ検出回路２０５
は、イニシヤルセンシング信号ISが与えられてい
る間、タツチセンサ２０３の出力信号にもとづき
イニシヤルタツチに応じた信号を検出する。イニ
シヤルセンシング信号ISが発生している間はタツ
チセンサ２０３は鍵押圧当初の鍵タツチに応答し
た信号を出力しているため、この間で出力される
タツチセンサ２０３の出力信号にもとづき適切な
イニシヤルタツチの検出を行なうことが可能であ
る。一例として、イニシヤルタツチ検出回路２０
５はピークホールド回路であり、イニシヤルセン
シング信号ISの発生中にタツチセンサ２０３から
出力された信号のピーク値をホールドし、これを
イニシヤルタツチ制御信号INTとして出力する。 ゲート２０６は、イニシヤルセンシング信号IS
の発生中は閉じられており、この信号ISが消滅す
ると、すなわち上記待ち時間が終了すると、開か
れる。従つて、上記待ち時間の終了後は、アフタ
ータツチセンサ２０３の出力信号がゲート２０６
を通過し、アフタータツチ制御信号AFTとして
出力される。イニシヤルタツチ制御信号INT及
びアフタータツチ制御信号AFTは楽音発生装置
２０１に与えられ、該装置２０１で発生する楽音
の音高、音量、音色のうち１または複数を制御す
る。楽音発生回路２０１は鍵盤２００で押圧され
た鍵に対応する楽音信号を発生するものである
が、イニシヤルセンシング信号ISに応じて楽音の
発音開始を遅らせるように制御される。その結
果、イニシヤルタツチコントロールを施す場合
は、楽音の発音開始時点から上記信号INTに応
じた制御を施すことができるようになり、イニシ
ヤルタツチ検出のための特別の待ち時間を設けた
ことによる不都合が生じないようにすることがで
きる。 より詳細な実施例の全体構成説明 次に、この発明を適用した電子楽器のより具体
的な実施例につき第２図以降の図を参照して説明
する。第２図は、第３図以降に分割して示された
電子楽器の各詳細部分の関連を大まかに示す全体
構成ブロツク図である。鍵盤１０は楽音の音高
（音名）を選択するための複数の鍵を具えている。
タツチセンサ１１は各鍵のタツチを検出して鍵タ
ツチに対応する出力信号を生じるものである。押
鍵検出部１２は鍵盤１０で押圧された鍵を検出し
押圧鍵を示す情報TDMを出力する。この押鍵検
出部１２では各鍵に対応するキースイツチを走査
するようになつており、そのためにカウンタ１３
の出力が利用される。発音割当て回路（キーアサ
イナ）１４は押圧鍵に対応する楽音を限られた数
の楽音発生チヤンネルのいずれかに割当てて発生
させるためのものであり、一実施例として単音キ
ーアサイナ１４Ａと複音キーアサイナ１４Ｂとを
含んでおり、この電子楽器を単音モードまたは複
音モードのどちらか一方で選択的に動作させるこ
とができるようになつている。そのために発音割
当て回路１４に関連して単音モード選択スイツチ
MONO−SWが設けられており、該スイツチ
MONO−SWがオンのとき単音モード選択信号
MONOとして“１”が該回路１４及びその他必
要な回路に与えられてこの電子楽器が単音モード
で動作するようになつている。スラー効果選択ス
イツチSL−SWはスラー効果を選択するためのス
イツチであり、該スイツチSL−SWがオンのとき
スラーオン信号SLONとして“１”が発音割当て
回路１４に与えられ、スラー効果が可能になる。
この実施例においてスラー効果とは、単音モード
でこの電子楽器が動作しているときに押圧鍵がレ
ガート形成で変更された（古い押圧鍵を完全に離
鍵する前に新しい押圧鍵を押圧する）場合、発生
楽音のピツチを古い押圧鍵のピツチから新しい押
圧鍵のピツチへと滑らかに変化させることをい
う。 各種効果設定操作子群１５は、ビブラート、イ
ニシヤルタツチコントロール、アフタータツチコ
ントロール等の各種効果の制御要素（時間、スピ
ード、レベル等）の制御量を設定するための可変
操作子を夫々具えており、そこにおいて、タツチ
コントロール用の制御要素に対応する操作子はタ
ツチセンサ１１の出力信号の感度を調整するよう
になつている。各種効果の一例を示せば、ピツチ
コントロール関係が、「ビブラート」、「デイレイ
ビブラート」、「アタツクピツチコントロール」、
「アフタータツチビブラート」及び前述の「スラ
ー」などであり、レベルコントロール関係が「イ
ニシヤルタツチレベルコントロール」、「アフター
タツチレベルコントロール」、「エンベロープのサ
ステイン時間制御」などである。「デイレイビブ
ラート」は楽音の発音開始時から或る時間経過後
にビブラートを徐々に付与する効果であり、「ア
タツクピツチコントロール」は楽音の立上り時に
おいてビブラートを付与する効果である。この実
施例では、「アタツクピツチコントロール」は鍵
タツチに応答して（好ましくはイニシヤルタツチ
に応答して）制御されるようになつている。「ア
フタータツチビブラート」は鍵タツチ特に持続的
押圧状態における鍵タツチに応答してビブラート
を制御するものである。「イニシヤルタツチレベ
ルコントロール」は鍵を押し下げたときのつまり
押圧当初の鍵タツチ（これをイニシヤルタツチと
いう）に応じて楽音のレベルを制御すること、
「アフタータツチレベルコントロール」は持続的
押圧状態における鍵タツチ（これをアフタータツ
チという）に応じて楽音のレベルを制御するこ
と、である。イニシヤルタツチ及びアフタータツ
チに応じた制御は音高（ピツチ）、音量（レベル）
のみならず音色その他の楽音要素に対しても行な
える。 この実施例では、操作子群１５から出力される
各操作子に対応する設定データはアナログ電圧で
表わされており、アナログ電圧マルチプレクサ１
６でこれらのアナログ電圧を時分割多重化する。
アナログ／デイジタル変換（以下単にＡ／Ｄ変換
という）部１７は、Ａ／Ｄ変換器１８と制御及び
記憶部１９とを含んでおり、マルチプレクスされ
たアナログ電圧をＡ／Ｄ変換すると共に、デイジ
タル変換された各操作子の設定データを夫々記憶
し、デマルチプレクスする。マルチプレクサ１６
における時分割多重化とＡ／Ｄ変換部１７におけ
る制御のためにカウンタ１３の出力が利用され
る。 この実施例ではイニシヤルタツチとアフタータ
ツチの検出を共通のタツチセンサを用いて行なう
ようにしている。すなわち、タツチセンサ１１と
してアフタータツチ検出可能なものを用い、この
タツチセンサ１１の出力信号を鍵押圧開始時から
所定時間の間イニシヤルタツチ検出のために選択
し、選択したタツチセンサ出力信号にもとづいて
イニシヤルタツチを検出するようにしている。例
えば、鍵押圧開始時から所定時間の間選択したタ
ツチセンサ出力信号のピーク値をホールドし、こ
のピーク値をイニシヤルタツチ検出信号として用
いる。そのために、鍵押圧開始時から所定時間
（例えば人間の聴覚ではほとんど無視できる程度
の10ms程度の時間）の間発音割当て回路１４か
らイニシヤルセンシング信号ISを出力し、この信
号ISによつてマルチプレクサ１６及びＡ／Ｄ変換
部１７を制御してこの間は専ら上述のイニシヤル
タツチ検出を行なうようにしている。同時に、発
音割当て回路１４では、イニシヤルセンシング信
号ISを出力する間は楽音の発音開始を遅らすよう
にしている。これは、イニシヤルタツチが検出さ
れる前に発音開始されるのを禁止し、発音開始と
同時にイニシヤルタツチコントロールを施すよう
にするためである。尚、前述の通り、この実施例
ではアタツクピツチコントロールもイニシヤルタ
ツチに応じて行なわれる。 効果付与回路２０は、ピツチコントロール関係
の各種効果を付与するための回路であり、ビブラ
ート、デイレイビブラート、アタツクピツチコン
トロール、及びアフタータツチビブラートに関し
ては楽音周波数を変調するための変調信号VAL
を出力し、スラー効果に関してはスラー効果を付
与した楽音周波数情報SKCを出力する。Ａ／Ｄ
変換部１７から出力される各種効果設定操作子の
設定データのうちピツチコントロール関係の設定
データが効果付与回路２０に与えられ、レベルコ
ントロール関係の設定データは楽音信号発生部２
１に与えられる。発音割当て回路１４から効果付
与回路２０にはアタツクピツチスタート信号AS
とスラースタート信号SS及び単音モードのとき
の押圧鍵を示すキーコードMKCが与えられる。
尚、単音キーアサイナ１４Ａにおいては押圧鍵の
中の単一鍵（例えば最高または最低押圧鍵）を選
択して単音モード用の押圧鍵キーコードMKCと
して出力するようになつている。 アタツクピツチデータROM（リードオンリメ
モリの略）２２には、アタツクピツチコントロー
ルを付与すべき各種音色に対応してアタツクピツ
チ制御データAPS，APR，APERを夫々予じめ
記憶している。アタツクピツチコントロールは、
例えば各音色に適した態様で制御が行なわれるよ
うになつており、管楽器の吹き始めのピツチの乱
れを表現できることから特に管楽器系音色に適し
た効果である。そのため、音色選択スイツチ２３
で選択された音色に応じてその音色に適したアタ
ツクピツチコントロールを実現し得る値をもつ制
御データAPS，APR，APERをROM２２から読
み出すようになつている。アタツクピツチの制御
態様を決定する要素は、初期の（音の出始めの）
ピツチずれの深さと、ピツチずれの深さの時間的
変化を示すエンベロープと、ピツチずれの繰返し
周波数である。初期のピツチずれの深さすなわち
アタツクピツチの初期値は、前述のイニシヤルタ
ツチ検出データに応じて設定される。詳しくは、
音色に対応するアタツクピツチ初期値係数データ
APSによつてイニシヤルタツチ検出データをス
ケーリングすることによりイニシヤルタツチ及び
音色に応じたアタツクピツチ初期値を設定する。
ピツチずれの深さの時間的変化を示すエンベロー
プは、アタツクピツチエンベロープレートデータ
APERによつて設定される。ピツチずれの繰返し
周波数はアタツクピツチレートデータAPRによ
つて設定される。 効果付与回路２０は、アタツクピツチスタート
信号ASが与えられたとき上述のような各データ
にもとづいてアタツクピツチコントロール用の変
調信号VALの形成を開始し、その後、通常のビ
ブラートあるいはデイレイビブラートあるいはア
フタータツチビブラートのための変調信号VAL
を形成する。変調信号VALを形成するために効
果付与回路２０では、変調周波数及び変調の深さ
の制御が容易になるような工夫が施されている。
また、効果付与回路２０では、スラースタート信
号SSが与えられたとき単音モード用押圧鍵の楽
音周波数情報SKCを古い押圧鍵に対応する値か
ら新たな押圧鍵に対応する値まで滑らかに変化さ
せる処理を行なう。新たな押圧鍵は発音割当て回
路１４から与えられる単音モード用押圧鍵キーコ
ードMKCによつて示されている。 楽音信号発生部２１では、単音モード時は効果
付与回路２０から与えられる単音モード用の楽音
周波数情報SKCにもとづき楽音信号を発生し、
複音モード時は発音割当て回路１４（複音キーア
サイナ１４Ｂ）から与えられる複数の各チヤンネ
ルに割当てられた押圧鍵を示すキーコードPKC
にもとづき複数のチヤンネルで楽音信号を夫々発
生する。これらの楽音信号は、変調信号VALに
応じてその周波数（ピツチ）が変調され、かつ
Ａ／Ｄ変換部１７からのレベルコントロールデー
タに応じてその音量レベルが制御される。更に、
これらの楽音信号には音色選択スイツチ２３で選
択された音色が付与され、サウンドシステム２４
に与えられる。 次に、第２図各部の詳細例について説明する。 押鍵検出部及び単音キーアサイナの説明 第３図には押鍵検出部１２及びカウンタ１３の
詳細例が示されており、第４図には単音キーアサ
イナ１４Ａの詳細例が示されている。カウンタ１
３は、２相のシステムクロツクパルスφ₁，φ₂に
よつて制御される16ステージ／１ビツトのシフト
レジスタ２５と、１ビツト分の半加算器２６と、
シフトレジスタ２５の内容を定期的にラツチする
ラツチ回路２７とを含み、シリアル演算によつて
カウント動作を行なう。このカウンタ１３に限ら
ず、以下で説明する詳細例においては随所でシリ
アル演算が用いられ、回路構成の節約に寄与して
いる。押鍵検出部１２は、鍵盤１０の各鍵に対応
するキースイツチをマトリクス状に配列したキー
スイツチマトリクス２８と、このマトリクス２８
における半オクターブ毎の入力ラインに走査信号
を供給するデコーダ２９と、このマトリクス２８
における各半オクターブ内の６つの各音名に対応
する出力ラインの信号を多重化するマルチプレク
サ３０とを含んでいる。キースイツチマトリクス
２８は高音側のキースイツチから順に走査される
ようになつており、単音キーアサイナ１４Ａでは
最高押圧鍵を単音モード用の押圧鍵として選択す
るようになつている。 キースイツチマトリクス２８における１鍵分の
走査時間換言すれば単音キーアサイナ１４Ａにお
ける１鍵分の処理時間（これを１キータイムとい
うことにする）は第５図に示すように32個のタイ
ムスロツトから成る。１タイムスロツトの長さは
システムクロツクパルスφ₁，φ₂の１周期に対応
し、例えば0.5μsである。従つて、１キータイム
の長さは16μsである。この１キータイム内の各タ
イムスロツトあるいは区間に同期して様々な処理
が制御されるようになつている。そのために、第
５図に示すような各種のタイミング信号が図示し
ないタイミング信号発生回路で発生され、様々な
回路に供給されるようになつている。32個のタイ
ムスロツトの各々は16μsの周期で繰返しあらわれ
る。１キータイム内における個々のタイムスロツ
トを区別するために発生順序の早い方から順番に
第１乃至第32タイムスロツトということにする。
各種タイミング信号の発生タイミング及び発生周
期及びパルス幅を一目瞭然にするために、以下の
法則で各タイミング信号に符号をつけるものとす
る。例えば「1y8」のように文字「ｙ」を挾んで
前後に数字が記されている場合は、前者の数字は
１キータイムにおいてパルスが最初に発生するタ
イムスロツト順位を示し、後者の数字はパルスが
繰返し発生する周期をタイムスロツト数で示して
いる。例えば信号1y8は、第５図に示すように最
初は第１タイムスロツトで発生し、以後は８タイ
ムスロツト毎に、つまり第９、第17、第25タイム
スロツトで夫々パルス（“１”）が発生する。次
に、「1y8S」のように末尾に文字「Ｓ」が追加さ
れているものは、パルス幅が１タイムスロツト幅
全部ではなく、１タイムスロツトの前半でつまり
クロツクパルスφ₂のパルス幅に同期して発生す
ることを意味する。また、「1T8」のように、文
字「Ｔ」を挾んで前後に数字が記されている場合
は、前者の数字によつて示されるタイムスロツト
順位から後者の数字によつて示されるタイムスロ
ツト順位までパルス（“１”）が持続して発生する
ものとし、かつその周期は32タイムスロツトであ
るとする。例えば信号1T8は第１タイムスロツト
から第８タイムスロツトまでの区間で持続的に発
生する８タイムスロツト分のパルス幅をもち、か
つ32タイムスロツトの周期で繰返し発生する。ま
た、「1T6y8」のように、パルス幅表示「1T6」
の次に文字「ｙ」と数字が続く場合は、文字
「ｙ」の次に記された数字によつて繰返し周期を
タイムスロツト数によつて示している。例えば信
号1T6y8は、最初に第１タイムスロツトから第６
タイムスロツトまでの６タイムスロツト幅で発生
したパルスが８タイムスロツト分の繰返し周期
で、つまり第９乃至第14タイムスロツトまで、及
び第17乃至第22タイムスロツトまで、及び第25乃
至第30タイムスロツトまでの各区間でパルス発生
することを意味する。 第３図において、加算器２６の入力Ａにはシフ
トレジスタ２５の最終ステージの出力Q16が加え
られ、入力Ciにはオア回路３１を介して信号
17y32が与えられる。従つて、信号17y32が“１”
となる第17タイムスロツトにおいてシフトレジス
タ２５の最終ステージ出力に“１”が加算される
ことになる。入力Ａ及びCiが共に“１”でキヤリ
イアウト信号が生じるとき、キヤリイアウト出力
C₀＋１は演算タイミングよりも１タイムスロツ
ト遅れて“１”となるものとする。C₀の次に付
加した記号＋１は１タイムスロツトの遅れを示
す。以下で出てくる加算器のキヤリイアウト出力
C₀＋１はすべて演算タイミングよりも１タイム
スロツトの遅れがあるものとする。尚、加算出力
Ｓには遅れがないものとする。キヤリイアウト出
力C₀＋１はアンド回路３２及びオア回路３１を
介して入力Ciに戻される。従つて上位ビツトに対
してキヤリイアウト信号を加算することができ
る。 加算器２６の出力Ｓの信号はアンド回路３３を
介してシフトレジスタ２５に入力され、16タイム
スロツト遅延後に入力Ａに戻される。アンド回路
３３の他の入力に加えられている信号Z1は通常
は“１”である。以上の構成によつて信号17y32
をカウントクロツクとして１キータイム（32タイ
ムスロツト）毎に１カウントアツプするシリアル
演算が実行される。従つて、第17タイムスロツト
においてシフトレジスタ２５の最終ステージから
出力される信号がカウント値の最下位ビツトであ
り、そのとき各ステージには最終ステージから第
１ステージにさかのぼつて順次上位ビツトのカウ
ント値が夫々保有されている。第17タイムスロツ
トの16タイムスロツト後の第１タイムスロツトに
おいても同様にシフトレジスタ２５の最終ステー
ジから第１ステージまでには最下位ビツトから最
上位ビツトまでのカウント値が並んでいる。従つ
て、第１タイムスロツトの前半で発生する信号
1y32Sによつてシフトレジスタ２５の第７ステー
ジ出力Q7乃至最終ステージ出力Q16をラツチ回
路２７にラツチすることにより、10ビツトの並列
２進カウント値が得られる。尚、信号1y16のタ
イミングすなわち第１及び第17タイムスロツトに
おいてアンド回路３２を動作不能にしているが、
これは最上位ビツトのキヤリイアウト信号が最下
位ビツトに加算されないようにするためである。 カウンタ１３における下位７ビツトのカウント
値が鍵走査及び多重化のために利用される。その
うち下位４ビツト4、3、2、1によつて鍵
の音名（１オクターブ内の音名）を指定し、上位
３ビツト3、2、1によつてその鍵が所属する
オクターブを指定する。ラツチ回路２７にラツチ
されたカウント値のうちビツト3、2、1、
N4はデコーダ２９でデコードされ、キースイツ
チマトリクス２８における半オクターブ毎の入力
ラインに走査信号を与える。また、下位ビツト
N3、2、1はマルチプレクサ３０に与えられ、
キースイツチマトリクス２８における各半オクタ
ーブ内の６本の出力ラインの信号を時分割多重化
する。こうして、マルチプレクサ３０からは各鍵
の押圧または離鍵を示す時分割多重化されたキー
データTDMが各鍵の走査に対応して出力され
る。時分割多重化キーデータTDMは現在走査中
の鍵が押圧されていれば“１”であり、押圧され
ていなければ“０”である。 ラツチ回路２７にラツチされたカウント値3
〜1が変化する毎に走査すべき鍵が切換わるの
で、１鍵分の走査時間は第５図に示すように第１
タイムスロツトから第32タイムスロツトまでの32
タイムスロツトであり、この間１鍵分のキーデー
タTDMが持続して出力される。前述の通り、１
鍵分の走査に要する１キータイムは16μsであるの
で、１走査サイクルすなわちカウント値3〜1
が１巡する時間は約2ms（＝16μs×2⁷）である。 キースイツチマトリクス２８では高音順に走査
が行なわれるようになつている。すなわち、カウ
ント値3〜1が小さいほど高音になり大きいほ
ど低音になるようにその所定の値に対応して各鍵
が順次割当てられており、カウント値3〜1が
増すに従つて高音側から順次低音側に走査が移行
するようになつている。カウンタ１３における下
位７ビツトのカウント値（3〜1）は現在走査
中の鍵すなわち時分割多重化キーデータTDMに
対応する鍵を表わすコード信号すなわちキーコー
ドである。しかし、カウンタ１３のカウント
値3〜1をそのまま用いたキーコードは高
音鍵ほどその値が小さく、低音鍵ほどその値が大
きい。キーコードの下位２ビツトを下位桁に無限
に繰返し付加してキーコードを周波数情報に変換
する場合、高音鍵になるほどキーコードの値が大
きくならないと不都合が生じるので、カウンタ１
３から出力されるキーコードを反転したもの
を正式なキーコードKCとしてキーアサイナ１４
Ａ，１４Ｂで用いるようにしている。正式なキー
コードKCと各鍵との関係は例えば次表のように
なつている。キーコードKCは上位３ビツトのオ
クターブコードB3、B2、B1と下位４ビツトのノ
ートコードN4、N3、N2、N1とから成る。

【表】 尚、シフトレジスタ２５の第７乃至最終ステー
ジ内に記された表示は第１及び第17タイムスロツ
トのときの各ステージの重みを示している。すな
わち、このとき第10乃至最終ステージ（Q10〜
Q16）には前述の通りカウント値の下位７ビツト
B3〜1が入つている。また、第７乃至第９ステ
ージ（Q7〜Q9）には、時間表示にして約8ms、
約4ms及び約2msの重みのビツトが入つている。
これらの時間表示はカウンタ１３がリセツトされ
たときからそれらのビツトに“１”が立つまでの
時間を示している。後述のように、カウンタ１３
をタイマとして用いるときこれらの時間表示ビツ
トを利用する。これらの時間表示ビツトはキーコ
ード3〜1と共にラツチ回路２７にラツチされ
る。 第４図において、単音キーアサイナ１４Ａは第
９タイムスロツトを起点にして各鍵の時分割多重
化キーデータTDMに関する処理を行なうように
している。そのため、第３図のマルチプレクサ３
０から出力された時分割多重化キーデータTDM
は第４図のラツチ回路３４に入力され、信号
9y32によつて第９タイムスロツトに同期してラ
ツチされる。従つてラツチ回路３４からはキーデ
ータTDMを８タイムスロツト遅延したものが出
力される。一方、第１タイムスロツトのときにシ
フトレジスタ２５（第３図）の最終ステージ
（Q16）から出力されるキーコードの最下位ビ
ツト1は、８タイムスロツト後の第９タイムス
ロツトでは第８ステージ（Q8）にシフトされて
きている。そこで、ラツチ回路３４（第４図）に
おけるキーデータTDMの遅延に同期させるた
め、シフトレジスタ２５（第３図）の第８ステー
ジ（Q8）の出力をシリアルキーコード（９
〜）として取り出し、第４図の単音キーアサイナ
１４Ａに供給するようにしている。このキーコー
ド（９〜）は第９タイムスロツトから第15タ
イムスロツトまでの間で下位ビツトから順番に各
ビツト1、2、3、4、1、2、3が並ん
でいる。このキーコード（９〜）は第４図の
インバータ３５で反転され、前述の通りの正式の
キーコードKCがシリアル形式で該インバータ３
５から出力される。 第４図において、単音キーアサイナ１４Ａは主
に次の３つの機能を実行する。その１つは、最高
押圧鍵のキーコードKCを選択することであり、
もう１つは、新たな押鍵を検出することであり、
もう１つは、新たな押鍵が検出されたとき一定時
間の間新たな押圧鍵に関する処理を禁止しその間
でイニシヤルタツチの検出を可能にすることであ
る。新たな押鍵の検出は、すべての鍵が離鍵され
ている状態から初めて何らかの鍵が押圧された場
合（これをエニーニユーキーオンという）と、何
らかの鍵が押圧されている状態からレガート形式
で新たな押圧鍵に変更された場合（これをレガー
トニユーキーオンという）とを区別して行なうよ
うになつている。エニーニユーキーオンが検出さ
れた場合はフリツプフロツプAKQがセツトされ、
レガートニユーキーオンが検出された場合はフリ
ツプフロツプNKQがセツトされる。ニユーキー
オン検出によつてフリツプフロツプAKQまたは
NKQがセツトされたとき第３図のカウンタ１３
をタイマとして動作させ、一定時間（約10ms）
の間イニシヤルセンシング信号ISを出力する。こ
の間新たな押圧鍵に関する処理を禁止し、前記一
定時間が終了したときアタツクピツチスタート信
号ASあるいはスラースタート信号SSを発生して
アタツクピツチあるいはスラーの制御を開始させ
る。最高押圧鍵キーコードレジスタ３６は最高押
圧鍵のキーコードXKCを暫定的に記憶するため
のものであり、単音キーコードレジスタ３７は単
音モードで発音する押圧鍵のキーコードMKCを
記憶するためのものである。前記一定時間が終了
したときレジスタ３６のキーコードXKCがレジ
スタ３７にロードされるようになつている。従つ
て、新たな押鍵があつたとき直ちに単音モード用
の押圧鍵キーコードMKCが変化するのではなく、
前記一定時間の後に変化する。 各フリツプフロツプXKQ，MK１，MK２，
AKQ，NKQ，TM６はタイミング信号6y8（第５
図参照）によつて入力信号をロードし、信号1y8
（第５図）に同期して出力を切換える。従つて、
ロードした信号は信号1y8の発生タイムスロツト
（第１または第９または第17または第25タイムス
ロツト）から８タイムスロツトの間持続的に出力
される。 フリツプフロツプXKQは、１走査サイクルに
おいて何らかの押圧鍵が検出されたことを示すた
めのものである。ラツチ回路３４から出力される
キーデータTDMが“１”のとき、アンド回路３
８及びオア回路４０を介してこのフリツプフロツ
プXKQに“１”がロードされる。このフリツプ
フロツプXKQの“１”はアンド回路３９及びオ
ア回路４０を介してホールドされる。１走査サイ
クルが終了したときインバータ４１の出力が
“０”となり、アンド回路３９が動作不能となつ
てフリツプフロツプXKQがリセツトされる。第
３図のラツチ回路３７から出力されるカウント値
の下位３ビツト3、2、1がアンド回路４２
に入力され、上位４ビツト3、2、1、4が
アンド回路４３に入力されている。アンド回路４
２の出力信号N7及びアンド回路４３の出力信号
B15が第４図のアンド回路４４に入力される。１
走査サイクルの終了時にはカウント値3〜1の
全ビツトが“１”となり、信号N7及びB15が共
に“１”となつてアンド回路４４の条件が成立す
る。アンド回路４４の他の入力にはタイミング信
号9T16（第５図参照）が入力されている。従つ
て、１走査サイクル終了時の第９から第16タイム
スロツトまでの間アンド回路４４の出力が“１”
となる。このアンド回路４４の出力信号“１”が
走査終了信号SCEであり、インバータ４１ではこ
の信号SCEを反転する。従つて、何らかの鍵が押
圧されている場合、１走査サイクルにおいてキー
データTDMが最初に“１”となる鍵走査タイミ
ングすなわち最高押圧鍵の走査タイミングから走
査終了時までの間フリツプフロツプXKQの出力
が“１”となる。何も鍵が押されていないときは
XKQは常に“０”である。 フリツプフロツプXKQの出力を反転した信号
とラツチ回路３４から出力されるキーデータ
TDMとが入力されたアンド回路４５は最高押圧
鍵を検出するためのものである。すなわち、フリ
ツプフロツプXKQにおける入力と出力の８タイ
ムスロツトの遅れにより、１走査サイクルにおい
て最初に最高押圧鍵のキーデータTDMが“１”
に立上るとき、キーデータTDMの立上りの８タ
イムスロツトつまり第９乃至第16タイムスロツト
までの間はフリツプフロツプXKQの出力はまだ
“０”であり、その反転信号は“１”となつてい
る。従つて、最高押圧鍵のキーデータTDMの立
上りの第９乃至第16タイムスロツト（合計８タイ
ムスロツト）の間でのみアンド回路４５の条件が
成立し、その出力信号XSが“１”となる。この
信号XSの“１”によつてアンド回路４６を可能
にし、インバータ３５から与えられる最高押圧鍵
のキーコードKCをアンド回路４６及びオア回路
４７を介してレジスタ３６にロードする。 前述の通り、インバータ３５から出力されるキ
ーコードKCとラツチ回路３４から出力されるキ
ーデータTDMとは同期しており、信号XSが
“１”となる第９乃至第16タイムスロツトの間で、
最高押圧鍵のキーコードKCが下位ビツトから順
にレジスタ３６にロードされる。キーコードKC
の全ビツトN1〜B3は第９乃至第15タイムスロツ
トの間でレジスタ３６にロードされ、第16タイム
スロツトにおいてはキーコードKCに無関係なカ
ウントデータがあらわれる。そのため、タイミン
グ信号16y32を反転した信号をアンド回路４６に
加え、第16タイムスロツトにおいては強制的に
“０”がロードされるようにしている。レジスタ
３６にロードされた最高押圧鍵キーコードXKC
はアンド回路４８を介して自己保持される。アン
ド回路４８の他の入力には信号XSをインバータ
４９で反転した信号が加わり、アンド回路４６を
可能にしてキーコードKCをレジスタ３６にロー
ドするときは自己保持をクリアするようにしてい
る。 レジスタ３６及びこのレジスタ３６の内容
XKCが転送されるレジスタ３７は８ステージ／
１ビツトのシフトレジスタであり、システムクロ
ツクパルスφ₁，φ₂によつてシフト制御される。
従つて、レジスタ３６及び３７の内容は８タイム
スロツト毎に循環する。図においては、第９ある
いは第17あるいは第25あるいは第１タイムスロツ
トのときのレジスタ３６及び３７の各ステージの
重みが示されている。 フリツプフロツプMK１は、前回の走査サイク
ルにおいて何らかの押圧鍵が検出されたことを示
すためのものである。１サイクル分の走査が終了
したときにすなわち走査終了信号SCEが“１”の
ときにフリツプフロツプXKQに“１”が記憶さ
れていることを条件にアンド回路５０が“１”を
出力し、オア回路５２を介して該フリツプフロツ
プMK１に“１”をロードする。このフリツプフ
ロツプMK１の“１”はアンド回路５１及びオア
回路５２を介して１走査サイクルの間保持され、
走査終了信号SCEによつてリセツトされる。 フリツプフロツプMK２は、前々回の走査サイ
クルにおいて何らかの押圧鍵が検出されたことを
示すためのものである。走査終了信号SCEの発生
時に、フリツプフロツプMK１の出力をアンド回
路５３及びオア回路５５を介してフリツプフロツ
プMK２にロードする。アンド回路５４はフリツ
プフロツプMK２の記憶を１走査サイクルの間保
持するためのもので、走査終了信号SCEが発生す
るとき動作不能となつてフリツプフロツプMK２
をリセツトする。これらの３つのフリツプフロツ
プXKQ，MK１，MK２は、単音モードにおけ
る鍵の押圧及び離鍵をチヤタリングを排除して検
出するのに役立つ。 フリツプフロツプAKQは、前述のエニーニユ
ーキーオンが検出されたことを示すためのもので
ある。アンド回路５６には、フリツプフロツプ
XKQの出力、フリツプフロツプMK１，MK２，
AKQ，NKQの反転出力、及び走査終了信号SCE
が与えられており、エニーニユーキーオンのとき
条件が成立して走査終了信号SCEのタイミングで
“１”を出力する。つまり、アンド回路５６にお
いては、前回及び前々回の走査サイクルでは鍵が
全く押圧されていず（MK１，MK２が共に
“０”）、かつ今回の走査サイクルで初めて鍵押圧
が検出された（XKQが“１”）ことを条件にエニ
ーニユーキーオンを検出する。AKQ及びNKQの
反転出力がアンド回路５６に加えられている理由
は、AKQまたはNKQに“１”が記憶されている
ときはアンド回路５６の条件が成立しないように
するためであり、後述のタイマが何度もスタート
状態にリセツトされないようにするためである。
アンド回路５６の出力信号“１”はオア回路５８
を介してフリツプフロツプAKQにロードされる。
このフリツプフロツプAKQの“１”はアンド回
路５７、オア回路５８を介して一定時間の間ホー
ルドされる。 アンド回路５６の出力信号“１”すなわちエニ
ーニユーキーオン検出信号はタイマスタート信号
としても利用される。この出力信号“１”がオア
回路５９を介して２段のフリツプフロツプ６０，
６１に入力される。これらのフリツプフロツプ６
０，６１はフリツプフロツプXKQと同様にタイ
ミング信号6y8、1y8によつて制御される。両フ
リツプフロツプ６０，６１の出力がオア回路６２
に加わり、更にインバータ６３で反転され、信号
Z1として第３図のアンド回路３３に入力される。
アンド回路５６から出力されるエニーニユーキー
オン検出信号は走査終了信号SCEに同期して第９
から第16タイムスロツトまでの８タイムスロツト
の間“１”となる。これをフリツプフロツプ６
０，６１及びオア回路６２で16タイムスロツト幅
に拡張し、16タイムスロツトの間インバータ６３
の出力信号Z1を“０”にする。それ以外のとき
は信号Z1は常に“１”であり、カウンタ１３
（第３図）におけるカウント動作を可能にしてい
る。信号Z1が“０”になる16タイムスロツトの
間、アンド回路３３（第３図）が動作不能にな
り、シフトレジスタ２５の全16ステージの内容を
すべて“０”にクリアする。こうして、カウンタ
１３はカウント値オール“０”からのカウント動
作を開始し、タイマ機能がスタートする。 第３図のラツチ回路２７にラツチしたカウント
値のうち時間表示にして約8msの重みをもつビツ
トがアンド回路６４に入力され、約4ms及び約
2msの重みをもつビツトが夫々反転されてアンド
回路６４の他の入力に加わる。このアンド回路６
４の出力信号TM5は第４図のアンド回路６５に
与えられる。アンド回路６５には第３図のアンド
回路４２及び４３から信号N7及びB15が入力さ
れ、更にタイミング信号9T16とオア回路６６の
出力が加わる。オア回路６６にはフリツプフロツ
プAKQ及びNKQの出力が加わる。アンド回路６
５の出力はタイマ終了信号QRとして利用され
る。フリツプフロツプAKQまたはNKQの出力を
アンド回路６５に入力する理由は、これらのフリ
ツプフロツプがセツトされたときのみつまりニユ
ーキーオンのときのみタイマ機能を働らかせるた
めである。 カウンタ１３の下位10ビツトのカウント値が
“1001111111”となつたとき、すなわち信号Z1に
よつてクリアされたときから約10ms経過したと
き、アンド回路４２，４３，６４（第３図）の条
件がすべて成立し、第４図のアンド回路６５に加
えられる信号N7、B15、TM5がすべて“１”と
なる。このとき信号9T16に対応して第９乃至第
16タイムスロツトの間アンド回路６５の出力信号
QRが“１”となる。尚、図において信号線の傍
に記した（９〜16）なる表示はこの信号が第９タ
イムスロツトから第16タイムスロツトまでの間発
生することを意味している。 このタイマ終了信号QRはインバータ６７で反
転されてアンド回路５７に加わる。従つて、フリ
ツプフロツプAKQの“１”はタイマ終了信号QR
が発生するまでの約10msの間ホールドされるが、
このタイマ終了信号QRが発生したときにクリア
される。詳しくは、タイマ終了信号QRが第17タ
イムスロツトで立下るときにフリツプフロツプ
AKQの出力も“０”に立下る。 タイマ終了信号QRが発生したときフリツプフ
ロツプXKQに“１”がセツトされていること
（鍵押圧中であること）を条件にアンド回路６８
の出力信号KSが“１”となる。この信号KSによ
つてアンド回路６９を可能にし、レジスタ３６の
最高押圧鍵キーコードXKC（これは新たな押圧鍵
を示している）を該アンド回路６９及びオア回路
７０を介してレジスタ３７にロードする。レジス
タ３７にロードされた新たな最高押圧鍵のキーコ
ードは単音モード用の押圧鍵キーコードMKCと
してキーアサイナ１４Ａから出力されると共にア
ンド回路７１を介してレジスタ３７を循環する。
前記信号KSによつて新たなキーコードXKCをロ
ードするときアンド回路７１が動作不能となり、
古いキーコードMKCがクリアされる。 アンド回路７２，７３，７４、オア回路７５及
び遅延フリツプフロツプ７６は、レジスタ３６と
３７のキーコードXKC，MKCを比較するための
ものである。キーコードMKCの反転信号とキー
コードXKCとがアンド回路７２に入力され、キ
ーコードXKCの反転信号とキーコードMKCとが
アンド回路７３に入力される。キーコードXKC
及びMKCは同じ重みのビツトN1〜B3が同期し
てレジスタ３６，３７から夫々出力される。両キ
ーコードMKC，XKCの値が１ビツトでも異なる
とアンド回路７２または７３の条件が成立し、フ
リツプフロツプ７６に“１”がロードされる。こ
のフリツプフロツプ７６の“１”はアンド回路７
４を介して自己保持される。最高押圧鍵検出信号
XSをインバータ４９で反転した信号が各アンド
回路７２，７３，７４に加わるようになつてお
り、各走査サイクルにおいて最高押圧鍵が検出さ
れる毎にフリツプフロツプ７６の記憶がクリアさ
れる。 フリツプフロツプNKQは、前述のレガートニ
ユーキーオンが検出されたことを示すためのもの
である。アンド回路７７はレガートニユーキーオ
ンを検出するためのもので、前記フリツプフロツ
プ７６の出力信号NEQ、単音モード選択信号
MONO、フリツプフロツプXKQ，MK１，MK
２の出力信号、フリツプフロツプAKQ及びNKQ
の出力を反転した信号、及び走査終了信号SCEが
入力される。単音モード選択信号MONOは単音
モードのときのみレガートニユーキーオンの検出
を可能にするために入力されている。前述の通
り、レジスタ３６と３７のキーコードXKC，
MKCが異なるとき、フリツプフロツプ７６の出
力信号NEQが“１”となる。この信号NEQの
“１”は、新たな押鍵があつたことを示している。
この新たな押鍵がエニーニユーキーオンに該当す
るものであれば、前述の如くアンド回路５６の条
件が成立し、フリツプフロツプAKQがセツトさ
れるので、その反転信号が“０”となり、アンド
回路７７の条件は成立しない。この新たな押鍵が
レガートニユーキーオンに該当するものであれ
ば、フリツプフロツプAKQがセツトされていず、
かつ各フリツプフロツプXKQ，MK１，MK２
の出力が“１”であり、何らかの鍵が持続的に押
圧されていることを示している。従つて、レガー
トニユーキーオンのときは走査終了信号SCEのタ
イミングでアンド回路７７の条件が成立し、オア
回路７９を介してフリツプフロツプNKQに“１”
がロードされる。このフリツプフロツプNKQの
“１”はアンド回路７８を介して自己保持される。 一方、アンド回路７７から出力されたレガート
ニユーキーオン検出信号は、エニーニユーキーオ
ン検出信号と同様に、オア回路５９を介して遅延
フリツプフロツプ６０に与えられ、タイマスター
ト信号として利用される。従つて、レガートニユ
ーキーオン検出にもとづき第３図のカウンタ１３
が前述と同様にタイマとして機能し、約10ms後
にアンド回路６５（第４図）からタイマ終了信号
QRが出力される。このタイマ終了信号QRによ
つてアンド回路７８が動作不能となり、フリツプ
フロツプNKQがリセツトされる。従つて、レガ
ートニユーキーオン検出時から約10msの間フリ
ツプフロツプNKQが“１”をホールドする。ま
た、前述と同様に、タイマ終了信号QRにもとづ
きアンド回路６８から信号KSが出力され、レジ
スタ３６に記憶されている新たな最高押圧鍵キー
コードXKCがレジスタ３７にロードされる。 フリツプフロツプTM６は、複音モードのとき
のアタツクピツチスタート信号を形成するために
エニーニユーキーオンによる約10msの時間待ち
が終了したことを示すためのものである。タイマ
終了信号QRがアンド回路８０、オア回路８２を
介してフリツプフロツプTM６に入力されるよう
になつており、エニーニユーキーオンにもとづく
約10msの時間待ちが終了したときこのタイマ終
了信号QRによつて該フリツプフロツプTM６に
“１”がセツトされる。このフリツプフロツプ
TM６の“１”はアンド回路８１を介して自己保
持され、走査終了信号SCEによつてリセツトされ
る。従つて、フリツプフロツプTM６の“１”は
１走査サイクルの間だけホールドされる。尚、複
音モードのときはレガートニユーキーオンの検出
は行なわれないため、単音モード時にレガートニ
ユーキーオンにもとづくタイマ終了信号QRによ
つてフリツプフロツプTM６がセツトされたとし
ても何の影響も及ぼさない。 アンド回路８３，８４，８５は単音モード用の
キーオフ信号MKOFを形成するためのものであ
る。各回路８３，８４，８５には単音モード選択
信号MONOが与えられており、単音モードのと
き動作可能となる。アンド回路８５にはフリツプ
フロツプMK１，MK２，NKQの反転信号が入
力されており、２走査サイクル続けて全鍵の離鍵
が検出されていることを条件に“１”を出力す
る。このアンド回路８５の出力“１”は通常のキ
ーオフを示している。MK１，MK２が共に
“０”であることを条件にしたのはチヤタリング
対策のためである。アンド回路８３にはフリツプ
フロツプAKQの出力が入力されており、エニー
ニユーキーオン検出時の約10msの待ち時間の間
“１”を出力する。アンド回路８４にはフリツプ
フロツプNKQの出力及びスラーオン信号SLON
をインバータ８６で反転した信号が加わり、スラ
ー効果が選択されていないことを条件に、レガー
トニユーキーオン検出時の約10msの待ち時間の
間“１”を出力する。 各アンド回路８３，８４，８５の出力はオア回
路８７に入力され、単音モード用のキーオフ信号
MKOFとして利用される。このキーオフ信号
MKOFをインバータ８８で反転したものが単音
モード用のキーオン信号MKONである。楽音信
号発生部２１（第２図）において、単音モード用
の押圧鍵キーコードMKCに対応する楽音信号を
発生する際にこのキーオン信号MKONにもとづ
いて振幅エンベロープを制御するようにすればよ
い。単音モードにおいてエニーニユーキーオンが
検出された場合あるいはスラー効果が選択されて
いないときにレガートニユーキーオンが検出され
た場合はアタツクピツチコントロールを行なうよ
うになつており、そのためのイニシヤルタツチ検
出を行なう前記一定の待ち時間（約10ms）の間
は、アンド回路８３または８４の出力“１”にも
とづき強制的にキーオフ状態としているのであ
る。そして、この待ち時間における強制的なキー
オフ状態のときに前音のサステインを除去するた
めに、アンド回路８３及び８４の出力がオア回路
８９を介して強制ダンプ信号FDMPとしてキー
アサイナ１４Ａから出力され、楽音信号発生部２
１（第２図）に与えられるようになつている。 アンド回路８４の出力はオア回路９０にも与え
られる。また、フリツプフロツプAKQの出力が
アンド回路９１を介してオア回路９０に与えられ
る。尚、入力が１つしかないアンド回路３８，８
０，９１等は入力信号が単に通過するだけであ
り、特に必要ないが図示の都合上示した。オア回
路９０の出力はイニシヤルセンシング信号ISとし
てイニシヤルタツチ検出のために利用される。こ
のイニシヤルセンシング信号ISは、単音モードあ
るいは複音モードに係わりなくエニーニユーキー
オンがあつた場合はフリツプフロツプAKQの出
力にもとづき新たな鍵の押圧開始時から約10ms
の間“１”となる。また、単音モードでスラー効
果が選択されていないときにレガートニユーキー
オンがあつた場合もフリツプフロツプNKQの出
力にもとづき新たな鍵の押圧開始時から約10ms
の間“１”となる。単音モードでスラー効果が選
択されているときはレガートニユーキーオンがあ
つてもイニシヤルセンシング信号ISは発生されな
い。 アンド回路９２は単音モード用のアタツクピツ
チスタート信号MASを発生するためのものであ
り、オア回路８７からのキーオフ信号MKOF、
フリツプフロツプXKQの出力信号及びタイマ終
了信号QRが入力される。ニユーキーオン検出に
もとづく約10msの待ち時間の間アンド回路８３
あるいは８４の出力信号によつてキーオフ信号
MKOFが“１”となり、アンド回路９２が動作
可能となる。待ち時間が終了したとき、鍵が押圧
されていることを条件に（XKQが“１”）タイマ
終了信号QRに対応する第９乃至第16タイムスロ
ツトの間アンド回路９２の出力信号MASが“１”
となる。この信号MASはオア回路９３を介して
遅延フリツプフロツプ９４に入力される。このフ
リツプフロツプ９４はタイミング信号13y32で入
力信号をロードし、信号17T24に同期して出力を
切換える。従つて、第９乃至第16タイムスロツト
で発生する信号MASの“１”は第13タイムスロ
ツトでフリツプフロツプ９４にロードされ、第17
タイムスロツトから次の第16タイムスロツトまで
の１キータイム（32タイムスロツト）の間アタツ
クピツチスタート信号ASとして出力される。 アンド回路９５は複音モード用のアタツクピツ
チスタート信号EASを発生するためのものであ
り、フリツプフロツプTM６の出力、フリツプフ
ロツプXKQの出力の反転信号、単音モード選択
信号MONOをインバータ９６で反転した信号、
及びラツチ回路３４からのキーデータTDMが入
力される。複音モードのとき、インバータ９６の
出力“１”によつてアンド回路９５が動作可能と
なる。前述の通り、エニーニユーキーオン検出に
もとづく約10msの時間待ちの終了直後の１走査
サイクルの間フリツプフロツプTM６の出力が
“１”となり、このサイクルにおける最高押圧鍵
のキーデータTDMの立上りの第９乃至第16タイ
ムスロツトの間アンド回路９５の条件が成立す
る。第９乃至第16タイムスロツトの間で“１”と
なるアンド回路９５の出力信号EASはオア回路
９３を介してフリツプフロツプ９４に入力され、
前述と同様に、第17タイムスロツトから次の第16
タイムスロツトまでの１キータイムの間アタツク
ピツチスタート信号ASとして出力される。 アンド回路９７はスラースタート信号SSを発
生するためのものであり、タイマ終了信号QR、
フリツプフロツプXKQの出力、単音モード選択
信号MONO、単音モード用キーオン信号
MKON、及びキーコードの不一致を示す信号
NEQが入力される。レジスタ３６及び３７のキ
ーコードXKC，MKCが一致していないときは
（NEQが“１”）、待ち時間中であり（AKQまた
はNKQが“１”）、かつこのときアンド回路８３
及び８４の条件が成立していなければ（MKON
が“１”）、スラー効果が選択されておりかつレガ
ートニユーキーオンであつたことを意味する。従
つて、スラー効果が選択されかつレガートニユー
キーオンがあつたとき、このレガートニユーキー
オンにもとづく待ち時間の終了時に発生するタイ
マ終了信号QRに対応して、現在鍵が押圧されて
いること（XKQが“１”）を条件に、アンド回路
９７の出力が第９乃至第16タイムスロツトの間
“１”となる。この出力“１”はフリツプフロツ
プ９４に入力され、前述と同様に第17タイムスロ
ツトから次の第16タイムスロツトまでの１キータ
イムの間スラースタート信号SSとして出力され
る。 以上の通り、アタツクピツチスタート信号AS
及びスラースタート信号SSは、約10msの待ち時
間の終了後に発生されるものである。そして、ア
タツクピツチスタート信号ASは、単音モードに
おいてはエニーニユーキーオンのときあるいはス
ラー非選択時のレガートニユーキーオンのときに
発生され、複音モードにおいてはエニーニユーキ
ーオンのときに発生される。また、スラースター
ト信号SSは、単音モードのスラー選択時におい
てレガートニユーキーオンがあつたときに発生さ
れる。 アナログ電圧マルチプレクサ及びＡ／Ｄ変換部 各種効果設定操作子群１５の詳細例は第６図に
示されている。Ａ／Ｄ変換部１７は図示の都合
上、Ａ／Ｄ変換器１８の部分が第６図に、制御及
び記憶部１９の部分が第７図に示されている。 第６図において、各種効果設定操作子群１５は
各種効果の制御要素に対応する制御量をアナログ
電圧で設定するためのボリユームＶ１〜Ｖ８を具
えている。Ｖ１はビブラートスピード（周波数）、
Ｖ２はビブラートデイプス（深さ）、Ｖ４はデイ
レイビブラートの時間、Ｖ５はスラー効果におけ
るピツチ変化の速度（スラースピード）、Ｖ７は
振幅エンベロープのサステイン部分の減衰速度
（サステインスピード）、を夫々設定するためのも
のである。Ｖ３，Ｖ６，Ｖ８はタツチセンサ１１
の出力信号の感度調整用ボリユームである。Ｖ３
はアフタータツチビブラートの深さ設定用の鍵タ
ツチ検出信号を感度調整するもの、Ｖ６はアフタ
ータツチレベルコントロールのレベル設定用の鍵
タツチ検出信号を感度調整するもの、Ｖ８はイニ
シヤルタツチ検出信号を感度調整するものであ
る。ボリユームＶ８で感度調整されたイニシヤル
タツチ検出信号は２つの用途で使われる。１つは
アタツクピツチコントロールの初期値設定のた
め、もう１つはイニシヤルタツチレベルコントロ
ールのレベル設定のためである。 タツチセンサ１１としては各鍵共通のアフター
タツチセンサ１１Ａが使用される。アフタータツ
チセンサ１１Ａは鍵押圧持続時において鍵タツチ
を検出し得るものであれば如何なるものでもよ
く、例えば、押圧速度あるいは押圧深さあるいは
押圧力あるいは強さ等のいずれに応答して鍵タツ
チを検出するものであつてもよい。アフタータツ
チセンサ１１Ａの出力信号は増幅器９８を介して
イニシヤルタツチ感度調整用ボリユームＶ８に加
わると共にローパスフイルタ９９に加わる。ロー
パスフイルタ９９の出力はアフタータツチビブラ
ート用感度調整用ボリユームＶ３とアフタータツ
チレベル用感度調整ボリユームＶ６に加えられ
る。ローパスフイルタ９９はアフタータツチ制御
に用いるタツチ検出信号の急激な変動を抑えるた
めのものである。 アフタータツチセンサ１１Ａはイニシヤルタツ
チ検出及びアフタータツチ検出の両方に共用され
る。例えば、アフタータツチセンサ１１Ａから出
力されるタツチ検出信号が第８図ａのようである
とすると、単音キーアサイナ１４Ａ（第４図）か
らイニシヤルセンシング信号IS（第８図ｂ）が与
えられる約10msの間においてこのタツチ検出信
号のピーク値を検出し、このピーク値をホールド
してイニシヤルタツチ検出信号として用いる。前
述の通り、イニシヤルセンシング信号ISが立下つ
てから（ピーク値検出終了後に）発音が開始す
る。また、ピーク値検出を行なつているときの
（IS発生時の）アフタータツチセンサ出力信号は
アフタータツチ検出信号として用いず、それ以外
のときのセンサ出力信号をアフタータツチ検出信
号として用いる。このようにすることにより、イ
ニシヤルタツチセンサとアフタータツチセンサを
別々に設ける必要がなくなり、経済的であると共
に鍵下方に設けるセンサ装置が簡略化される。 ボリユームＶ１〜Ｖ８で設定もしくは調整され
た８個のアナログ電圧は１個のＡ／Ｄ変換器１８
を用いてデイジタルデータに変換される。そのた
めにアナログ電圧マルチプレクサ１６が設けられ
ており、各ボリユームＶ１〜Ｖ８のアナログ電圧
を時分割多重化してＡ／Ｄ変換器１８に送る。ま
た、Ａ／Ｄ変換器１８に関連して第７図に示す制
御及び記憶部１９が設けられており、Ａ／Ｄ変換
器１８における時分割的なＡ／Ｄ変換動作及びこ
のＡ／Ｄ変換によつて得たデイジタルデータのデ
マルチプレクス動作を制御する。このようなＡ／
Ｄ変換操作によつて回路構成をかなり簡略化する
ことができる。 第７図に示す制御及び記憶部１９は、各ボリユ
ームＶ１〜Ｖ８に対応する記憶手段としてレジス
タ１０１〜１０８を含んでいる。各レジスタ１０
１〜１０８の近傍に記したＶ１〜Ｖ８は夫々に対
応するボリユームＶ１〜Ｖ８を示している。これ
らのレジスタ１０１〜１０８には、各々に対応す
るボリユームＶ１〜Ｖ８の出力電圧をデイジタル
変換したデイジタルデータが夫々記憶される。こ
れらのレジスタ１０１〜１０８は、システムクロ
ツクパルスφ₁，φ₂によつてシフト制御される８
ステージ／１ビツトの循環型シフトレジスタから
成る。各レジスタ１０１〜１０８の各ステージの
ブロツク内に記した数字は、第１、第９、第17及
び第25タイムスロツトのときの各ステージ内のデ
ータの重みを一例として示すものである。夫々の
レジスタ１０１〜１０８における重み数値の単位
は、各出力データ表示の近傍に記されているよう
に、夫々の制御要素の性質に応じて「Hz」（周波
数）、「セント」（ピツチずれの深さを示すセント
値）、「ms」（時間）、「dB」（レベル）である。こ
れらの重み表示はあくまでも一例として示したに
すぎず、回路動作の面ではあまり重要ではなく、
ただ、シリアルデータとして送り出されるときに
各ビツトの重みとタイムスロツトとの関係を明ら
かにする面で役立つ。 第７図の制御及び記憶部１９には、各レジスタ
１０１〜１０８に対応してマルチプレクス及びデ
マルチプレクス制御回路１１１〜１１８が設けら
れている。回路１１２〜１１７は同一構成である
ため、回路１１２のみ詳細を示し、回路１１３〜
１１７は省略してある。このマルチプレクス及び
デマルチプレクス制御回路１１１〜１１７は、ア
ナログ電圧マルチプレクサ１６（第６図）におけ
る時分割多重化操作に対応して各レジスタ１０１
〜１０７のデイジタルデータをマルチプレクスし
てＡ／Ｄ変換器１８（第６図）に送り、時分割的
なＡ／Ｄ変換操作に利用させると共に、その結果
得られるデイジタルデータをＡ／Ｄ変換器１８か
ら受け入れてデマルチプレクスし、対応するレジ
スタ１０１〜１０７にロードする機能をもつ。但
し、イニシヤルタツチ検出データ記憶用のレジス
タ１０８に対応する制御回路１１８はマルチプレ
クス機能（レジスタ１０８のデータをＡ／Ｄ変換
器１８に送り出す機能）をもたない。 第６図において、アナログ電圧マルチプレクサ
１６の制御入力には第３図のデコーダ２９から８
本の出力信号H0〜H7が与えられると共に第４図
のオア回路９０からイニシヤルセンシング信号IS
が与えられる。デコーダ２９はカウンタ１３（第
３図）のカウント値のうちビツト2、1、4の
値をデコードしたものを信号H0〜H7として出力
する。各信号H0〜H7は第９図ａに示す順で順次
“１”となる。１つの信号H0〜H7が“１”を持
続している時間は８キータイムであり、１走査サ
イクルの間で各信号H0〜H7が２巡する。 マルチプレクサ１６は、常時は信号H1〜H7に
応じてボリユームＶ１〜Ｖ７のアナログ電圧を第
９図ｂに示すように順次サンプリングし、多重化
して出力する。イニシヤルセンシング信号ISが
“１”のときは、上述の信号H1〜H7によるＶ１
〜Ｖ７のサンプリングを禁止し、イニシヤルタツ
チ感度調整用ボリユームＶ８からのアナログ電圧
を持続的に選択して出力する。マルチプレクサ１
６の出力電圧はＡ／Ｄ変換器１８内のアナログ比
較器１１０の入力Ｂに供給される。まず、通常の
Ａ／Ｄ変換について説明し、次にイニシヤルタツ
チ検出信号のＡ／Ｄ変換について説明する。 Ａ／Ｄ変換器１８は、システムクロツクパルス
φ₁，φ₂によつてシフト制御される８ステージ／
１ビツトの循環型シフトレジスタから成るデータ
レジスタ１００を含んでいる。Ａ／Ｄ変換器１８
における通常のＡ／Ｄ変換操作はマルチプレクサ
１６による各アナログ電圧の時分割的サンプリン
グに対応して時分割で行なわれる。初め、データ
レジスタ１００には前回のＡ／Ｄ変換によるデイ
ジタルデータが取り込まれる。この前回データを
デイジタル／アナログ変換（以下Ｄ／Ａ変換とい
う）回路１１９でアナログ電圧に変換し、これを
比較器１１０の入力Ａに加えてマルチプレクサ１
６からのアナログ電圧を比較し、この比較結果に
応じてデータレジスタ１００の内容をカウントア
ツプまたはダウンすることによりＡ／Ｄ変換を行
なう。 前回のＡ／Ｄ変換によるデイジタルデータはサ
ンプリングタイミングの直前に第７図のレジスタ
１０１乃至１０７の１つからデータレジスタ１０
０に取り込まれる。そのため制御信号として信号
N7・25T32が第３図のアンド回路１２０から第
７図の各制御回路１１１〜１１７内のアンド回路
１２１，１２２，１２３に入力される。第３図に
おいて、アンド回路１２０にはアンド回路４２の
出力とタイミング信号25T32が与えられる。アン
ド回路４２はカウンタ１３のカウント値の下位３
ビツト3、2、1が“111”のとき条件が成立
する。これはサンプリング用の各信号H0〜H7に
おける最後の１キータイムを示す。信号25T32は
１キータイムにおける第25から第32タイムスロツ
トまでの８タイムスロツトの間“１”となるもの
である。従つて、信号N7・25T32は各信号H0〜
H7の最後の８タイムスロツトにおいて“１”と
なる。 第７図において、制御回路１１１〜１１７には
デコーダ２９（第３図）の出力信号H0〜H7が供
給されており、この信号H0〜H7と前記信号
N7・25T32にもとづいてマルチプレクスとデマ
ルチプレクスを同時に制御する。各制御回路１１
１〜１１７はマルチプレクス用アンド回路１２
４，１２５、デマルチプレクス用アンド回路１２
６，１２７、及びホールド用アンド回路１２８，
１２９を含んでいる。或るサンプリングタイミン
グの最後の８タイムスロツトにおいて、その次の
サンプリングタイミングに対応するレジスタ（１
０１〜１０７のうち１つ）の記憶データがマルチ
プレクス用アンド回路１２４，１２５を介して選
択されてＡ／Ｄ変換器１８のデータレジスタ１０
０（第６図）に供給されると同時に、そのサンプ
リングタイミングでＡ／Ｄ変換したデータがデマ
ルチプレクス用アンド回路１２６，１２７を介し
てそのサンプリングタイミングに対応するレジス
タ（１０１〜１０７のうち１つ）に取り込まれ
る。このようなレジスタ１０１〜１０７に対する
デマルチプレクス及びマルチプレクス制御は、イ
ニシヤルタツチ検出のための約10msの待ち時間
以外のときに実行される。そのために、制御回路
１１１〜１１７内の各アンド回路１２１，１２
２，１２３にはイニシヤルセンシング信号ISの反
転信号がインバータ１３０から与えられ、ISが
“０”のときに可能化されるようになつている。
また、各アンド回路１２１，１２２，１２３には
信号N7・25T32が共通に入力される。各アンド
回路１２１，１２２，１２３には信号H0、H1、
H2が各別に入力され、更に各制御回路１１３〜
１１７のアンド回路１２３と同等のアンド回路に
は信号H3〜H7が各別に入力される。 信号H0が“１”のとき、第９図に示すように
アナログ電圧マルチプレクサ１６（第６図）はど
のボリユームＶ１〜Ｖ８の電圧もサンプリングし
ない。従つて、このときはＡ／Ｄ変換器１８では
Ａ／Ｄ変換動作を行なわない。信号H0の最後の
８タイムスロツトにおいて信号N7・25T32が
“１”となると、アンド回路１２１（第７図）の
条件が成立し、このアンド回路１２１からアンド
回路１２４及びオア回路１３１に対して“１”が
与えられる。従つて、オア回路１３１の出力信号
TiMは第１０図ｂのように発生する。同図ａは
信号H0からH1へ変化するタイミングを拡大して
示したものである。尚、オア回路１３１の他の入
力には各制御回路１１１〜１１７におけるアンド
回路１２１と同等のアンド回路１２２，１２３の
出力が夫々与えられる。尚、第１０図、その他の
タイミングチヤートにおいて、パルス中に記す
「25〜32」等の数字はタイムスロツトの順位を示
す。 アンド回路１２４の他の入力にはレジスタ１０
１の最終ステージから出力されるシリアルな８ビ
ツトデイジタルデータが与えられる。このシリア
ルデイジタルデータは、第25乃至第32タイムスロ
ツトの間では最下位ビツト（以下LSBという）
から最上位ビツト（以下MSBという）まで順次
に並んでいる。アンド回路１２４が第１０図ｂに
示す信号TiMと同じ８タイムスロツトの間可能
化されることによりレジスタ１０１に記憶してい
る８ビツトデイジタルデータはこの信号TiMに
同期してアンド回路１２４でサンプリングされ、
オア回路１３２に与えられる。オア回路１３２の
出力ODD（オールドデイジタルデータ）は第６図
のＡ／Ｄ変換器１８に供給され、オア回路１３３
及び加算器１３４を経由してデータレジスタ１０
０にロードされる。従つて、次のサンプリング信
号H1が“１”に立上るときにはデータレジスタ
１００にはレジスタ１０１のデータ（これを
VBRで示す）が転送されてきている。尚、オア
回路１３２（第７図）には各制御回路１１１〜１
１７のマルチプレクス用アンド回路１２４，１２
５の出力が夫々印加される。各レジスタ１０１〜
１０７のデータをVBR、VBD、KVBD、DVER
（またはDEL）、SRM及びSRE、ATL、STRで
示すとすると、各サンプリングタイミングの冒頭
でデータレジスタ１００から出力されるデータは
第９図ｃのようになる。すなわち、第９図ｂに示
すようにサンプリングされる各ボリユームＶ１〜
Ｖ７のアナログ電圧の前回サンプリングタイミン
グにおけるデイジタル変換結果が、同じボリユー
ムＶ１〜Ｖ７の今回サンプリングタイミングに対
応してデータレジスタ１００から出力される。 一方、第７図のオア回路１３１から出力された
信号TiMは第６図のＡ／Ｄ変換器１８に与えら
れる。この信号TiMはインバータ１３５で反転
され、アンド回路１３６を動作不能にする。アン
ド回路１３６はデータレジスタ１００のデータを
ホールドするためのもので、オールドデータ
ODDをロードするとき信号TiMによつてレジス
タ１００のホールドを禁止する。信号TiMは３
段の遅延フリツプフロツプ（シフトレジスタ）１
３７に入力される。このフリツプフロツプ１３７
はタイミング信号6y8で入力信号をロードし、信
号1y8に同期して出力を切換える。従つて、その
第１ステージの出力信号TiM1は第１０図ｃに示
すように信号H1の立上りの第１乃至第８タイム
スロツトの間で“１”となり、その第２及び第３
ステージ出力をオア回路１３８でまとめた信号
TiM2＋３は第１０図ｄのように信号TiM1の立
下り直後の第９乃至第24タイムスロツトの間で
“１”となる。 第６図において、データレジスタ１００は１ビ
ツト分の全加算器１３４と共に８ビツトのシリア
ルカウンタを構成している。ラツチ回路１３９は
信号1y8Sのタイミングでレジスタ１００の各ス
テージの出力（すなわちカウント値）を並列的に
ラツチするためのものである。信号1y8Sが発生
する第１、第９、第17、第25タイムスロツトにお
いてレジスタ１００の第１ステージ乃至第８ステ
ージにはMSBからLSBまでのデータが順に並ん
でおり、これがラツチ回路１３９にラツチされ
る。第１０図ｅに示すように、信号H1の立上り
の８タイムスロツトにおいては、ラツチ回路１３
９の内容はレジスタ１０１（第７図）のデータ
VBRを示している。このラツチ回路１３９の内
容は、カウント値（レジスタ１００の内容）の変
化に応じて８タイムスロツト毎に変化する。 ラツチ回路１３９の出力はＤ／Ａ変換回路１１
９に与えられ、アナログ電圧に変換される。比較
器１１０は入力ＡとＢを比較し、Ｂ≧Ａのとき、
つまりマルチプレクサ１６から入力Ｂに与えられ
るアナログ電圧の値がデータレジスタ１００のデ
ータの値と同じかそれよりも大きいとき、“１”
を出力する。この比較器１１０の出力は遅延フリ
ツプフロツプ１４０に与えられ、信号1y8に同期
して８タイムスロツト遅延して出力される。この
フリツプフロツプ１４０の出力はインバータ１４
１で反転され、ダウンカウント用のアンド回路１
４２に印加される。また、フリツプフロツプ１４
０の出力はイニシヤルタツチ検出時におけるアツ
プカウント用のアンド回路１４３に印加される。
アンド回路１４４は通常のＡ／Ｄ変換動作時にお
けるアツプカウント用である。 第７図のインバータ１３０から第６図のＡ／Ｄ
変換器１８にイニシヤルセンシング信号ISの反転
信号が与えられている。この信号はアンド回
路１４２及び１４４に加えられ、イニシヤルタツ
チ検出時以外のときつまり通常のＡ／Ｄ変換動作
時にこれらの回路１４２，１４４を動作可能にす
る。信号をインバータ１４５で反転した信号IS
がアンド回路１４３に印加されており、イニシヤ
ルタツチ検出時にこの回路１４３を可能にする。 通常のＡ／Ｄ変換動作時は、比較器１１０の比
較結果に無関係に、信号TiM1のタイミングでデ
ータレジスタ１００の内容を１カウントアツプす
る。すなわち、信号TiM1と信号1y8がアンド回
路１４４に入力されており、信号TiM1が立上る
第１タイムスロツトにおいて該アンド回路１４４
の出力が“１”となる。アンド回路１４４の出力
“１”はオア回路１４６を介して加算器１３４の
入力Ａに加わる。信号TiM1が“１”のとき信号
TiMは“０”であり、データレジスタ１００の
出力がアンド回路１３６、オア回路１３３を介し
て加算器１３４の入力Ｂに加わる。信号1y8のタ
イミングではレジスタ１００にロードしたデータ
VBRの最下位ビツトが加算器１３４の入力Ｂに
加わる。従つて、最下位ビツトに“１”が加算さ
れる。キヤリイアウト信号がある場合は１タイム
スロツト遅れてキヤリイアウト出力C₀＋１から
“１”が出力され、アンド回路１４７を介して入
力Ciに加わる。最下位ビツトのタイミングでキヤ
リイアウト信号が加算されることのないようにす
るために、信号1y8によつてアンド回路１４７を
動作不能にするようになつている。こうして、第
１０図ｆに示すTiM1の区間で前回のデータVBR
に１が加算される。この加算結果「VBR＋１」
が次のTiM2の区間の間ラツチ回路１３９にラツ
チされる（第１０図ｅ）。 第１０図ｆのTiM2の区間では、データ「VBR
＋１」のアナログ電圧(A)とボリユームＶ１の現在
のアナログ電圧(B)とを比較器１１０で比較し、
「Ｂ≧Ａ」が成立したときは加算も減算も行なわ
ずに「VBR＋１」をレジスタ１００で保持する。
他方、「Ｂ≧Ａ」が成立しないときつまり「Ａ＞
Ｂ」のときは、データ「VBR＋１」から１を減
算する。「Ａ＞Ｂ」のときは遅延フリツプフロツ
プ１４０の出力が“０”であり、インバータ１４
１からアンド回路１４２に“１”が与えられる。
このアンド回路１４２にはオア回路１３８から信
号TiM2＋３が与えられており、区間TiM2及び
TiM3（第１０図ｆ参照）のとき動作可能となる。
区間TiM2においてアンド回路１４２の条件が成
立すると、区間TiM2の間中（８タイムスロツト
の間）アンド回路１４２の出力が“１”となる。
このアンド回路１４２の出力“１”はオア回路１
４６を介して加算器１３４の入力Ａに与えられ
る。従つて、レジスタ１００のデータ「VBR＋
１」の全ビツトに“１”が加算され、事実上の１
カウントダウンが行なわれる。従つて、区間
TiM2の演算によつてレジスタ１００に得られる
データの値は「VBR＋１」または「VBR（＝
VBR＋１−１）」のどちらかであり、このデータ
は区間TiM3においてラツチ回路１３９にラツチ
される（第１０図ｅ参照）。 区間TiM3ではラツチ回路１３９のデータ
「VBR＋１」または「VBR」とボリユームＶ１
の現在のアナログ電圧とを比較器１１０で比較
し、「Ｂ≧Ａ」が成立したときは加算も減算も行
なわずにレジスタ１００の現在値「VBR＋１」
または「VBR」を保持する。他方、「Ａ＞Ｂ」の
ときは前述と同様にアンド回路１４２から“１”
を出力し、レジスタ１００のデータから１を減算
する。この２度目の減算によつてレジスタ１００
のデータは「VBR−１（＝VBR＋１−１−１）」
となる。 区間TiM3が終了すると、信号TiM2＋３が立
下り、アンド回路１４２が動作不能となる。従つ
て、以後のカウント動作は停止する。こうして、
Ａ／Ｄ変換動作はサンプリング信号H1の立上り
の３区間TiM1〜TiM3（24タイムスロツト）の間
でのみ行なわれる。 前回のＡ／Ｄ変換によつて求めたデータVBR
の値(A)と今回サンプリングされたボリユームＶ１
の設定値(B)とが一致している場合、区間TiM1に
おける１加算によつてレジスタ１００の内容が
「VBR＋１」となることにより、区間TiM2にお
ける比較ではＡ＞Ｂが成立し、１減算されてレジ
スタ１００の内容が「VBR」となる。区間TiM3
における比較ではＡ＝Ｂが成立し、１減算は行な
われない。従つて、最終的には前回と同じデータ
「VBR」がデータレジスタ１００にホールドされ
る。 前回のＡ／Ｄ変換によつて求めたデータVBR
の値(A)よりも今回サンプリングされたボリユーム
Ｖ１の設定値(B)の方が大きい場合、区間TiM1に
おける１加算によつてレジスタ１００の内容が
「VBR＋１」となつても比較器１１０ではＢ＝Ａ
またはＢ＞Ａのどちらかが成立するだけである。
従つて、区間TiM2及びTiM3で減算は行なわれ
ず、最終的には「VBR＋１」がレジスタ１００
にホールドされる。 前回のＡ／Ｄ変換によつて求めたデータVBR
の値(A)よりも今回サンプリングされたボリユーム
Ｖ１の設定値(B)の方が小さい場合、区間TiM2及
びTiM3では常にＡ＞Ｂが成立する。従つて、１
加算の後に１減算が２度行なわれ、最終的には
「VBR−１」がレジスタ１００にホールドされ
る。 上述のように、１サンプリング周期（約1ms）
におけるデイジタルデータの最大変化量は±１に
限定されている。これは、ボリユームＶ１〜Ｖ７
によるアナログ設定値が急激に変更されたときこ
れにそのまま応答したのではクリツク等不快な雑
音をもたらす原因となるのでこれを防止するた
め、及び、雑音等によつてアナログ設定値が一時
的に急激に変化したときこれに反応しないように
するため、等の理由による。１サンプリング周期
におけるデイジタルデータの最大変化量は±１に
限らず、要するに滑らかなＡ／Ｄ変換が行なえる
程度であればよい。 また、１回のＡ／Ｄ変換動作において３つの区
間TiM1、TiM2、TiM3で加減算を行なうように
しているが、これはノイズ等によつて比較器１１
０の出力が不安定な場合にデイジタルデータが乱
りに変動することを防止するのに役立つ。例え
ば、区間TiM2でＢ≧Ａが成立したのに区間
TiM3では成立しないような場合、区間TiM1に
おける「＋１」と区間TiM3における「−１」に
よつて最終的にはデイジタルデータは変化しな
い。 尚、ラツチ回路１３９の全出力を入力したアン
ド回路１４８とノア回路１４９（第６図）は最大
カウント値と最小カウント値を夫々検出するため
のものである。最大カウント値になつたときアン
ド回路１４８の出力によつてアンド回路１４３，
１４４を動作不能にし、アツプカウントを禁止す
る。最小カウント値になつたときはノア回路１４
９の出力によつてアンド回路１４２を動作不能に
し、ダウンカウントを禁止する。 サンプリング信号H1が発生しているときの説
明に戻ると、区間TiM3の終了後はＡ／Ｄ変換結
果であるデイジタルデータがアンド回路１３６、
オア回路１３３、加算器１３４の入力Ｂを介して
データレジスタ１００で循環してホールドされ
る。このレジスタ１００のデータはニユーデイジ
タルデータNDDとして第７図の各制御回路１１
１〜１１７のデマルチプレクス用アンド回路１２
６，１２７に供給される。信号H1が“１”のと
きは制御回路１１１のアンド回路１２２が動作可
能であるが、信号N7・25T35が“０”の間は条
件が成立せず、このアンド回路１２２の出力は
“０”となつている。アンド回路１２２の出力
“０”はインバータ１５０で反転され、ホールド
用のアンド回路１２８に与えられる。レジスタ１
０１のデータVBRはこのアンド回路１２８及び
オア回路１５１を介して循環保持される。 信号H1の最後の８タイムスロツトにおいて信
号N7・25T32が“１”となると、アンド回路１
２２の条件が成立し、このアンド回路１２２から
アンド回路１２６に“１”が与えられる。同時
に、アンド回路１２２の出力“１”は、次のサン
プリング信号H2に対応する制御回路１１２のマ
ルチプレクス用アンド回路１２５に加えられると
共にオア回路１３１に与えられる。制御回路１１
１では、アンド回路１２２の出力“１”によつて
ホールド用アンド回路１２８が動作不能となり、
アンド回路１２６が動作可能となる。従つて、信
号H1のタイミングでＡ／Ｄ変換されたボリユー
ムＶ１の設定値を示すニユーデイジタルデータ
NDDがアンド回路１２６で選択され、オア回路
１５１を介してレジスタ１０１にロードされる。
アンド回路１２２は第25から第32タイムスロツト
の間“１”を出力し、この間にデータレジスタ１
００（第６図）から出力されるデータNDDは丁
度下位ビツトから最上位ビツトまでの８ビツトが
シリアルに順番に並んでいる。従つて、第25タイ
ムスロツトから第32タイムスロツトの間でニユー
デイジタルデータNDDがレジスタ１０１に順番
にロードされることになり、第１タイムスロツト
におけるレジスタ１０１の各ステージの重みは図
中に示すように第１ステージが最上位ビツト（1
６／３Hz）であり、ステージが進むにつれて下位ビ
ツトに移り、第８ステージが最下位ビツト（1/24
Hz）である。 一方、アンド回路１２２の出力“１”に対応し
てオア回路１３１から信号TiMが出力され、か
つアンド回路１２５及びオア回路１３２を介して
レジスタ１０２のデータVBDがオールドデイジ
タルデータODDとしてＡ／Ｄ変換器１８（第６
図）に与えられる。そして、サンプリング信号が
H2に切換わると、前述と同様の手順で、ボリユ
ームＶ２に関するＡ／Ｄ変換が行なわれる。以
下、信号H2〜H7に対応して制御回路１１２〜１
１７が前述と同様に動作し、各ボリユームＶ３〜
Ｖ７に関するＡ／Ｄ変換が順次行なわれる。こう
して、各レジスタ１０１〜１０７には、各ボリユ
ームＶ１〜Ｖ７の出力に対応するデイジタルデー
タが夫々記憶される。 尚、デイレイビブラート（ボリユームＶ４）に
対応するレジスタ１０４のデータ表示がDVER
とDELの２通り有る理由は、ボリユームＶ４を
デイレイビブラートの開始時間設定とデイレイビ
ブラート深さ変化のエンベロープの傾き設定の両
方に兼用しているためである。DVERはデイレ
イビブラートにおける深さの時間的変化の速度を
設定するためのデイレイビブラートエンベロープ
レートデータであり、その重みはレジスタ１０４
の各ステージブロツク内の下側に示されている。
この重みの単位が（Hz）である理由は、エンベロ
ープ変化レートを周波数に換算した速さで示した
ためである。すなわち、エンベロープの開始時か
ら終了時までの時間が周波数表示の1/4周期に対
応している。DELはデイレイビブラート開始時
間データであり、その重みはレジスタ１０４の各
ステージブロツク内の上側に示されている。この
２つのデータDVER，DELは勿論真理値が異な
つているわけではなく、利用する側での重みづけ
が異なつているだけである。 スラースピード（ボリユームＶ５）に対応する
レジスタ１０５のデータ表示がSRMとSREの２
通り有る理由は、ダイナミツクレンジを広くとる
ために８ビツトのデータを仮数部と指数部に分け
て利用するためである。最下位ビツトは利用せ
ず、下位２ビツト目から５ビツト目までを仮数部
Ｍ１，Ｍ２，Ｍ３，Ｍ４とし、上位３ビツトを指
数部Ｅ１，Ｅ２，Ｅ３とする。SRMはスラーレ
ート仮数部のデータ表示であり、SREはスラー
レートの指数部のデータ表示である。 第４図のオア回路９０から出力されたイニシヤ
ルセンシング信号ISは第７図の遅延フリツプフロ
ツプ１５２に入力される。２段の遅延フリツプフ
ロツプ１５２は信号6y8によつて入力信号をロー
ドし、信号1y8に同期して出力状態を切換えるも
のである。遅延フリツプフロツプ１５２の第１ス
テージの出力がアンド回路１５３に加わり、かつ
インバータ１５５で反転されてアンド回路１５４
に加わる。第２ステージの出力はアンド回路１５
４に加わり、かつインバータ１３０で反転されて
アンド回路１５３に加わる。このインバータ１３
０の出力が信号として第６図のＡ／Ｄ変換器１
８に与えられる。アンド回路１５３は信号ISの立
上りに対応して８タイムスロツト幅のパルスを出
力し、アンド回路１５４は信号ISの立下りに対応
して８タイムスロツト幅のパルスを出力する。ア
ンド回路１５３及び１５４の出力はオア回路１３
１に加えられ、信号TiMとして第６図のＡ／Ｄ
変換器１８に与えられる。信号ISに対応して発生
する信号TiM及びの状態を第１１図に示す。 第６図において、信号ISの立上りに対応して信
号TiMが“１”となる８タイムスロツトの間で
アンド回路１３６が動作不能にされ、データレジ
スタ１００の全ビツトが“０”にクリアされる。
また、信号が“０”となることによつて第７図
の各制御回路１１１〜１１７が動作不能にされ、
各レジスタ１０１〜１０７はその記憶データを循
環保持する。かつ、第６図のアンド回路１４２及
び１４４が動作不能となり、アンド回路１４３が
動作可能となる。アンド回路１４３が可能化され
た最初の８タイムスロツトでは、信号TiMを８
タイムスロツト遅延した信号TiMが“１”であ
り、インバータ１５６の出力“０”によつてアン
ド回路１４３の動作が禁止される。これは信号IS
の立上り時において各信号の状態が安定するのを
待つためであるが、この処理は特に行なわなくて
もよい。アンド回路１４３の他の入力には信号
1y8と遅延フリツプフロツプ１４０の出力が加え
られる。従つて、比較器１１０で「Ｂ≧Ａ」が成
立すれば、信号1y8のタイミングでアンド回路１
４３から“１”が出力され、オア回路１４６を介
して加算器１３４の入力Ａに与えられる。前述の
通り、この信号1y8のタイミングはデータレジス
タ１００のデータの最下位ビツトのタイミングで
ある。従つて、アンド回路１４３から信号1y8の
タイミングで１パルス与えられる毎に（約4μs毎
に）データレジスタ１００の内容が１カウントア
ツプされる。 前述の通り、イニシヤルセンシング信号ISが発
生している間はマルチプレクサ１６でボリユーム
Ｖ８のアナログ電圧を持続して選択する。従つ
て、ボリユームＶ８で感度調整されたタツチ検出
信号が比較器１１０の入力Ｂに専ら与えられる。
データレジスタ１００は初めにオール“０”にク
リアされるので、初めは比較器１１０で「Ｂ≧
Ａ」が成立する。データレジスタ１００の値がタ
ツチ検出信号の値に一致するまで、信号1y8が発
生する毎に急速に該レジスタ１００の内容がカウ
ントアツプされる。データレジスタ１００のカウ
ント値がタツチ検出信号の値に一致すると、比較
器１１０で「Ｂ＝Ａ」が成立する。これにもとづ
きレジスタ１００の内容が更に１カウントアツプ
された後、比較器１１０で「Ｂ＜Ａ」が成立し、
アンド回路１４３が動作不能にされ、カウントが
停止する。その後、タツチ検出信号のレベルが下
がつたとしてもデータレジスタ１００のダウンカ
ウントは行なわれないので、ピーク値が保持され
ることになる。また、タツチ検出信号がデータレ
ジスタ１００の値よりも更に大きくなつた場合は
比較器１１０で「Ｂ≧Ａ」が成立し、追加のカウ
ントアツプが行なわれる。こうして、イニシヤル
センシング信号ISが発生している間のタツチ検出
信号のピーク値に相当するデイジタルデータがデ
ータレジスタ１００でホールドされる。このデー
タレジスタ１００にホールドされたピーク値のデ
ータはデータNDDのラインを介して第７図の制
御回路１１８内のアンド回路１５７に与えられ
る。 鍵押圧開始時から約10msが経過してイニシヤ
ルセンシング信号ISが立下ると、第７図のアンド
回路１５４の出力が第25乃至第32タイムスロツト
に同期して８タイムスロツト間“１”となる。こ
のアンド回路１５４の出力“１”はアンド回路１
５８に与えられる。アンド回路１５８の他の入力
には、第４図のフリツプフロツプXKQの出力
XKQSが２段の遅延フリツプフロツプ１５９を
介して加えられる。この遅延フリツプフロツプ１
５９は遅延フリツプフロツプ１５２の出力タイミ
ングに同期させるためのものである。アンド回路
１５８はイニシヤルタツチ検出時間終了時に何ら
かの鍵が押圧されていること（XKQSが“１”）
を条件に８タイムスロツトの間“１”を出力す
る。このアンド回路１５８の出力“１”によつて
アンド回路１５７が動作可能となり、データレジ
スタ１００（第６図）にホールドされているタツ
チ検出信号のピーク値データ（NDD）を通過さ
せ、オア回路１６０を介してレジスタ１０８にロ
ードする。また、アンド回路１５４の出力“１”
に対応してオア回路１３１から第６図のインバー
タ１３５に与えられる信号TiMによつてデータ
レジスタ１００にホールドしていたピーク値デー
タがクリアされる。アンド回路１５４の出力が
“１”となる８タイムスロツトの間にレジスタ１
０８（第７図）に対応するピーク値データのロー
ドが完了し、該アンド回路１５４の出力が“０”
に立下るとアンド回路１５７に代わつてアンド回
路１６１が動作可能となる。レジスタ１０８にロ
ードされたタツチ検出信号のピーク値データはこ
のアンド回路１６１を介して以後ホールドされ
る。こうして、イニシヤルタツチ検出データがレ
ジスタ１０８にホールドされる。 尚、レジスタ１０８のデータ表示がAPIとITL
の２通り有る理由は、同じイニシヤルタツチ検出
データをアタツクピツチコントロールとイニシヤ
ルタツチレベルコントロールの両方に使用するた
めである。APIは、アタツクピツチ初期値設定デ
ータであり、その重みはレジスタ１０８の各ステ
ージブロツク内の上側に記されている。下位３ビ
ツトは切捨てられ、上位５ビツトが約1.2セント
乃至約19セントのピツチずれに対応する。ITL
は、イニシヤルタツチレベル制御データである。 第７図の各レジスタ１０１〜１０８に記憶され
たデータのうちピツチコントロール関係のデー
タ、すなわちビブラートレートデータVBR、ビ
ブラート深さデータVBD、アフタータツチビブ
ラート深さデータKVBD、デイレイビブラート
エンベロープレートデータDVER、デイレイビ
ブラート開始時間データDEL、スラーレート仮
数部データSRM、スラーレート指数部データ
SRE、アタツクピツチ初期値設定データAPIは効
果付与回路２０（第２図）に供給される。レベル
コントロール関係のデータ、すなわちアフタータ
ツチレベル制御データATL、サステインレート
データSTR、イニシヤルタツチレベル制御デー
タITLは楽音信号発生部２１（第２図）に供給さ
れる。 効果付与回路２０では、単音キーアサイナ１４
Ａから与えられるアタツクピツチスタート信号
ASまたはスラースタート信号SSにもとづき、変
調信号VALを形成するための動作あるいはスラ
ー効果を付与した楽音周波数情報SKCを形成す
るための動作を開始する。効果付与回路２０の詳
細説明は省略するが、その概略は次の通りであ
る。アタツクピツチスタート信号ASが与えられ
たときは、上記アタツクピツチ初期値設定データ
API及びアタツクピツチデータROM２２から与
えられる制御データAPS，APR，APERに応じ
てアタツクピツチ用の変調信号VALを形成する。
その後、デイレイビブラートが選択されているな
らば、上記デイレイビブラート開始時間データ
DEL及びデイレイビブラートエンベロープデー
タDVERに応じてデイレイビブラート用の変調
信号VALを形成する。デイレイビブラートの終
了後は（デイレイビブラートが選択されていない
ときはアタツクピツチ終了直後に）、ノーマルビ
ブラート及びアフタータツチビブラートのための
変調信号VALを形成する。ノーマルビブラート
用の変調信号VALは上記ビブラートレートデー
タVBR及びビブラート深さデータVBDに応じて
形成される。アフタータツチビブラート用の変調
信号VALは上記データVBRとアフタータツチビ
ブラート深さデータKVBDに応じて形成される。
ノーマルビブラートとアフタータツチビブラート
が同時に選択されている場合は、変調信号VAL
の周波数がデータVBRによつて決定され、深さ
（振幅）がデータVBDとKVBDの両方によつて決
定される。スラースタート信号SSが与えられた
ときはスラーレート用のデータSRM，SREと単
音キーアサイナ１４Ａから与えられるキーコード
MKCに応じて周波数情報SKCの値を前音に対応
する値から新音に対応する値まで徐々に移行する
制御を行なう。スラー制御終了後は上述と同様に
してデイレイビブラート、ノーマルビブラート、
アフタータツチビブラートのための変調信号
VALを形成する。 楽音信号発生部２１の詳細説明も省略するが、
その概略は次の通りである。単音モードのとき
は、効果付与回路２０から与えられる周波数情報
SKC（これはキーコードMKCに対応している）
にもとづき楽音信号を形成する。複音モードのと
きは複音キーアサイナ１４Ｂから与えられるキー
コードPKCにもとづき楽音信号を形成する。同
時に、そこで形成する楽音信号の音高を前記変調
信号VALに応じて制御し、かつ前記アフタータ
ツチレベル制御データATL及びイニシヤルタツ
チレベル制御データITLに応じて該楽音信号の音
量を制御する。更に、前記サステインレートデー
タSTRに応じて該楽音信号の振幅エンベロープ
のサステイン時間を制御する。 以上のようにしてイニシヤルタツチコントロー
ルあるいはアフタータツチコントロールが実現さ
れる。ところで、第４図の単音キーアサイナ１４
Ａでは、前記イニシヤルセンシング信号ISの発生
中はキーオン信号MKONを“０”とし、かつ新
たな押圧鍵のキーコードXKCがレジスタ３７に
ロードされることを抑止している。所定の待ち時
間が終了したとき、すなわちイニシヤルセンシン
グ信号ISが“０”に立下るとき、新たな押圧鍵の
キーコードXKCがレジスタ３６からレジスタ３
７にロードされ、かつキーオン信号MKONが
“１”に立上る。前述の楽音信号発生部２１では、
レジスタ３７から出力されるキーコードMKCに
もとづき（詳しくはこのキーコードMKCに対応
する周波数情報SKCにもとづき）単音モード用
の楽音信号を形成し、かつ前記キーオン信号
MKONに応じて単音モード用の振幅エンベロー
プ信号を発生し、該楽音信号の発音を制御するよ
うになつている。従つて、所定の待ち時間分だけ
楽音の発音開始が遅れることになる。また、前述
のアタツクピツチスタート信号AS及びスラース
タート信号SSは、イニシヤルセンシング信号IS
の立下り時に発生するようになつているので、効
果付与回路２０における制御も発音開始の遅れに
合わせて開始される。 複音キーアサイナ１４Ｂの詳細説明は省略する
が、このキーアサイナ１４Ｂにおいても上述と同
様の発音開始時点を遅らせる配慮がなされてい
る。すなわち、第４図に示す単音キーアサイナ１
４Ａから複音キーアサイナ１４Ｂに割当て禁止信
号ASiが与えられるようになつており、この信号
ASiはほぼイニシヤルセンシング信号ISの発生に
対応して発生し、複音キーアサイナ１４Ｂにおけ
る割当て動作を一時的に禁止する。その結果、新
たな鍵押圧があつてもすぐには割当て処理は行な
われず、イニシヤルタツチ検出処理の終了時に新
たな押圧鍵が或るチヤンネルに割当てられること
になり、発音開始が遅らされる。第４図を参照す
ると、フリツプフロツプAKQの出力がアンド回
路９１を介してオア回路３４５に与えられ、この
オア回路３４５の出力が割当て禁止信号ASiとし
て複音キーアサイナ１４Ｂに供給されるようにな
つている。従つて、イニシヤルセンシング信号IS
に対応して信号ASiが発生する。尚、アンド回路
３４４の出力がオア回路３４５に入力されている
が、これはタイミング合わせのために設計上設け
られたものであるにすぎない。 尚、押鍵検出部１２は第３図に示すような時分
割多重化キーデータTDMを発生する方式に限ら
ず、如何なる押鍵検出方式を用いてもよい。ま
た、上記実施例では単音モードと複音モードが選
択可能であるが、どちらか一方のみであつてもよ
い。 また、上記実施例ではタツチセンサ１１は全鍵
共通であるが、各鍵毎にもしくは半オクターブあ
るいはオクターブ等所定音域毎に夫々独立にタツ
チセンサを設けてもよい。また、アフタータツチ
センサ１１Ａの形状、材質等は特に限定されず、
要するに押鍵接続中においても鍵タツチに応じた
出力が得られるものであればよい。例えば、感圧
導電ゴムあるいは圧電素子、半導体圧力センサ、
光学方式を用いたもの、コイルを用いたもの、磁
気作用を用いたもの、等如何なる動作原理にもと
づくセンサを用いてもよい。 「エニーニユーキーオン」あるいは「レガート
ニユーキーオン」にもとづきアフタータツチセン
サ１１Ａの出力信号のピーク値を所定期間内で検
出しこれをホールドする場合において、必ずしも
厳密なピーク値ホールドを行なわねばならないわ
けではなく、要するに演奏者が鍵押圧当初に鍵に
与えた力（イニシヤルタツチ）を前記所定期間内
で量的に検出するように構成されていればよい。
また、イニシヤルタツチ検出のための前記所定期
間は実施例では約10ms（ミリ秒）となつている
が、発音開始を遅らせてもさしつかえない程度な
らどの程度でもよい。 上記実施例ではタツチ検出信号（ボリユームＶ
３，Ｖ６，Ｖ８の出力）と他の効果設定信号（ボ
リユームＶ１，Ｖ２，Ｖ４，Ｖ５，Ｖ７の出力）
とを共通のＡ／Ｄ変換部１７でＡ／Ｄ変換するよ
うにしているが、タツチ検出信号専用のＡ／Ｄ変
換装置を設けてもよい。 以上説明したようにこの発明によれば、共通の
センサを用いてイニシヤルタツチとアフタータツ
チの両方を検出することができるので、鍵盤回わ
りの構成が簡素化されると共に製造コストを安価
にすることもできるという利点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロツク
図、第２図はこの発明のより詳細な実施例を示す
電子楽器全体構成ブロツク図、第３図は第２図の
押鍵検出部及びカウンタの詳細例を示す回路図、
第４図は第２図の単音キーアサイナの詳細例を示
す回路図、第５図は第２図各部で使用するタイミ
ング信号の一例を示すタイミングチヤート、第６
図は第２図のタツチセンサ、各種効果設定操作子
群、アナログ電圧マルチプレクサ及びＡ／Ｄ変換
器の部分の詳細例を示す回路図、第７図は第２図
のＡ／Ｄ変換部内の制御及び記憶部の詳細例を示
す回路図、第８図は第６図のアフタータツチセン
サの出力にもとづきイニシヤルタツチ及びアフタ
ータツチの両方を検出することを示すための信号
波形図、第９図は第６図及び第７図の回路による
アナログ／デイジタル変換のための時分割状態を
示すタイミングチヤート、第１０図は第６図の
Ａ／Ｄ変換器の通常の（イニシヤルタツチ検出時
以外のときの）動作例を示すタイミングチヤー
ト、第１１図は第６図及び第７図におけるイニシ
ヤルタツチ検出時の主な信号の発生状態を示すタ
イミングチヤート、である。 ２００，１０……鍵盤、２０１……楽音発生装
置、２０３，１０，１１Ａ……タツチセンサ、２
０４……待ち時間設定回路、２０５……イニシヤ
ルタツチ検出回路（ピークホールド回路）、１２
……押鍵検出部、１３……鍵走査用及び待ち時間
設定用及びＡ／Ｄ変換時分割動作制御用のカウン
タ、１４……発音割当て回路、１４Ａ……単音キ
ーアサイナ、２１……楽音信号発生部、５６，７
７……ニユーキーオン検出用のアンド回路、
AKQ，NKQ……ニユーキーオン記憶用のフリツ
プフロツプ、Ｖ８……イニシヤルタツチ感度調整
用ボリユーム、１８……Ａ／Ｄ変換器、１０８…
…イニシヤルタツチ検出データ記憶用のレジス
タ。

Claims (1)

1. 【特許請求の範囲】 １ 複数の鍵を具える鍵盤と、この鍵盤で押圧さ
   れた鍵に対応する楽音信号を発生する楽音発生手
   段と、前記鍵盤で押圧された鍵に関する押圧力あ
   るいは押圧速度あるいは押圧深さ等にもとづき鍵
   タツチを鍵押圧持続中も検出するタツチセンサ
   と、前記鍵盤における鍵の押し始めを検出し、こ
   の検出にもとづき押鍵開始時から所定時間の間待
   ち時間を設定する待ち時間設定手段と、この待ち
   時間設定手段によつて前記待ち時間が設定されて
   いる間に前記タツチセンサで検出された鍵タツチ
   を示す信号にもとづきイニシヤルタツチに応じた
   信号を検出するイニシヤルタツチ検出手段とを具
   え、前記楽音発生手段で発生する楽音の音高、音
   色、音量のうち１または複数を前記イニシヤルタ
   ツチ検出手段の出力に応じて制御し、かつ前記楽
   音発生手段における楽音の発音開始を前記待ち時
   間分だけ遅らせるようにしたことを特徴とする電
   子楽器のタツチレスポンス装置。 ２ 前記イニシヤルタツチ検出手段は、前記待ち
   時間設定手段によつて前記待ち時間が設定されて
   いる間に前記タツチセンサから出力される前記鍵
   タツチを示す信号のピーク値を検出してホールド
   し、ホールドした信号を前記イニシヤルタツチに
   応じた信号として出力するものである特許請求の
   範囲第１項記載の電子楽器のタツチレスポンス装
   置。 ３ 前記タツチセンサは、前記鍵タツチを示すア
   ナログ信号を出力するものであり、前記イニシヤ
   ルタツチ検出手段は、前記待ち時間中に前記タツ
   チセンサから出力されるアナログ信号をデイジタ
   ル信号に変換しかつそのピーク値をホールドする
   ものである特許請求の範囲第２項記載の電子楽器
   のタツチレスポンス装置。 ４ 前記イニシヤルタツチ検出手段は、前記タツ
   チセンサから出力されたアナログ信号の感度を調
   整する可変調整手段と、カウンタ及びデイジタ
   ル／アナログ変換器及びアナログ比較器を含み、
   前記カウンタの出力を前記デイジタル／アナログ
   変換器でアナログ信号に変換し、前記アナログ比
   較器で前記可変調整手段の出力信号と前記デイジ
   タル／アナログ変換器の出力信号とを比較し、前
   記待ち時間中に前記比較器の出力にもとづき前記
   デイジタル／アナログ変換器の出力信号の値が前
   記可変調整手段の出力信号の値に達するまで前記
   カウンタを逐次カウントアツプするアナログ／デ
   イジタル変換回路と、前記待ち時間の終了時に前
   記カウンタの内容をホールドするレジスタとを具
   えるものである特許請求の範囲第３項記載の電子
   楽器のタツチレスポンス装置。 ５ 前記待ち時間設定手段は、前記鍵盤で新たな
   鍵が押圧されたことを検出するニユーキー検出手
   段と、このニユーキー検出手段による新たな鍵押
   圧検出にもとづき前記所定時間の計時動作を行な
   うタイマ手段とを含むものである特許請求の範囲
   第１項乃至第４項記載の電子楽器のタツチレスポ
   ンス装置。