JPH0260221B2 - - Google Patents
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- JPH0260221B2 JPH0260221B2 JP61069633A JP6963386A JPH0260221B2 JP H0260221 B2 JPH0260221 B2 JP H0260221B2 JP 61069633 A JP61069633 A JP 61069633A JP 6963386 A JP6963386 A JP 6963386A JP H0260221 B2 JPH0260221 B2 JP H0260221B2
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- Japan
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- semiconductor
- channel forming
- gate layer
- forming region
- region
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、電界効果トランジスタおよびそれを
用いた集積回路に関する。
用いた集積回路に関する。
［従来の技術］
本願人は、特開昭58−119671号において第１図
に示す構造をもつ電界効果トランジスタを提案し
た。この電界効果トランジスタはソース領域１
と、ドレイン領域２と、これらソースおよびドレ
イン領域１および２に接して設けられた第１の半
導体よりなるチヤネル形成領域３と、このチヤネ
ル形成領域３上に設けられた第１および第２のゲ
ート層４および５とから少なくとも構成され、チ
ヤネル形成領域３に接する第１ゲート層４は第１
の半導体よりバンド・ギヤツプが大きくかつ不純
物濃度が小さい第２の半導体からなり、第２ゲー
ト層５は第１ゲート層４より低抵抗の材料ないし
は第１の半導体より不純物濃度が大きい半導体で
構成されている。６は絶縁性基板、７，７′，
７″はオーミツク電極、８はソース、９はドレイ
ン、１０はゲートである。
に示す構造をもつ電界効果トランジスタを提案し
た。この電界効果トランジスタはソース領域１
と、ドレイン領域２と、これらソースおよびドレ
イン領域１および２に接して設けられた第１の半
導体よりなるチヤネル形成領域３と、このチヤネ
ル形成領域３上に設けられた第１および第２のゲ
ート層４および５とから少なくとも構成され、チ
ヤネル形成領域３に接する第１ゲート層４は第１
の半導体よりバンド・ギヤツプが大きくかつ不純
物濃度が小さい第２の半導体からなり、第２ゲー
ト層５は第１ゲート層４より低抵抗の材料ないし
は第１の半導体より不純物濃度が大きい半導体で
構成されている。６は絶縁性基板、７，７′，
７″はオーミツク電極、８はソース、９はドレイ
ン、１０はゲートである。
このトランジスタでは、チヤネル形成領域３を
構成する第１の半導体に接する第１ゲート層４を
構成する第２の半導体として、不純物濃度の低い
半導体を用いることによつて、電界効果トランジ
スタのゲートしきい値電圧が第２の半導体の不純
物濃度に依存しないようにすることができる。電
界効果トランジスタの型によつてはさらにゲート
しきい値電圧がチヤネル形成領域３の第１の半導
体と第２ゲート層５の材料の仕事関数の差のみで
与えられるように設計することができるので、均
質な特性の電界効果トランジスタを大面積にわた
つて製造することが容易になり、大規模集積回路
を容易に実現できるようになる。さらに、第１の
半導体３と第２の半導体４の間の界面準位、トラ
ツプ等の影響、および低温におけるキヤリア・フ
リージング等の影響で電界効果トランジスタの特
性が悪くなることを避けることができる。この効
果は特に第１の半導体３が化合物半導体である場
合のように良質なMIS型構造が得られていない場
合に顕著である。すなわち、かかる電界効果トラ
ンジスタを化合物半導体に適用することによつ
て、化合物半導体の電子の移動度が大きいことを
利用した、極めて高速、低消費電力の均質な電界
効果トランジスタを得ることができる。
構成する第１の半導体に接する第１ゲート層４を
構成する第２の半導体として、不純物濃度の低い
半導体を用いることによつて、電界効果トランジ
スタのゲートしきい値電圧が第２の半導体の不純
物濃度に依存しないようにすることができる。電
界効果トランジスタの型によつてはさらにゲート
しきい値電圧がチヤネル形成領域３の第１の半導
体と第２ゲート層５の材料の仕事関数の差のみで
与えられるように設計することができるので、均
質な特性の電界効果トランジスタを大面積にわた
つて製造することが容易になり、大規模集積回路
を容易に実現できるようになる。さらに、第１の
半導体３と第２の半導体４の間の界面準位、トラ
ツプ等の影響、および低温におけるキヤリア・フ
リージング等の影響で電界効果トランジスタの特
性が悪くなることを避けることができる。この効
果は特に第１の半導体３が化合物半導体である場
合のように良質なMIS型構造が得られていない場
合に顕著である。すなわち、かかる電界効果トラ
ンジスタを化合物半導体に適用することによつ
て、化合物半導体の電子の移動度が大きいことを
利用した、極めて高速、低消費電力の均質な電界
効果トランジスタを得ることができる。
［発明が解決しようとする問題点］
一般に、電界効果トランジスタにおいては、そ
れを用いて電子回路を組む場合に、トランジスタ
のゲートしきい値電圧を任意所望の値に設定でき
ることが望まれる。たとえば、ノーマリ・オフ型
トランジスタを用いる直結型論理回路では、トラ
ンジスタのゲートしきい値電圧は電源電圧の約20
％に設定するのがよいとされている。しかしなが
ら、従来技術においては、ゲートしきい値電圧を
任意所望値に設定することはできず、上述した特
開昭58−119671号に係る電界効果トランジスタに
おいてもそのゲートしきい値電圧は第２の半導体
の不純物濃度に依存しないようにすることができ
るが、それでも、ゲートしきい値電圧はチヤネル
形成領域３の第１の半導体の仕事関数と第２ゲー
ト層５の材料の仕事関数との差φGSに大きく依存
しており、任意所望の値に設定することはできな
い。任意にしかも制御性よく設定する方法を明ら
かにするものである。
れを用いて電子回路を組む場合に、トランジスタ
のゲートしきい値電圧を任意所望の値に設定でき
ることが望まれる。たとえば、ノーマリ・オフ型
トランジスタを用いる直結型論理回路では、トラ
ンジスタのゲートしきい値電圧は電源電圧の約20
％に設定するのがよいとされている。しかしなが
ら、従来技術においては、ゲートしきい値電圧を
任意所望値に設定することはできず、上述した特
開昭58−119671号に係る電界効果トランジスタに
おいてもそのゲートしきい値電圧は第２の半導体
の不純物濃度に依存しないようにすることができ
るが、それでも、ゲートしきい値電圧はチヤネル
形成領域３の第１の半導体の仕事関数と第２ゲー
ト層５の材料の仕事関数との差φGSに大きく依存
しており、任意所望の値に設定することはできな
い。任意にしかも制御性よく設定する方法を明ら
かにするものである。
そこで、本発明の目的は、特開昭58−119671号
に係る電界効果トランジスタにおけるゲートしき
い値電圧を任意所望の値に、しかも制御性よく設
定することのできる電界効果トランジスタを提供
することにある。
に係る電界効果トランジスタにおけるゲートしき
い値電圧を任意所望の値に、しかも制御性よく設
定することのできる電界効果トランジスタを提供
することにある。
本発明の他の目的は、均質な特性の電界効果ト
ランジスタを大面積にわたつて集積化して配置
し、しかもその消費電力の少ない集積回路を提供
することにある。
ランジスタを大面積にわたつて集積化して配置
し、しかもその消費電力の少ない集積回路を提供
することにある。
［問題点を解決するための手段］
このような目的を達成するために、本発明で
は、φGSが零でない半導体の組合せ、すなわち、
チヤネル形成領域を構成する第１の半導体と第２
ゲート層の半導体とが異なる仕事関数をもつよう
に選ぶ。
は、φGSが零でない半導体の組合せ、すなわち、
チヤネル形成領域を構成する第１の半導体と第２
ゲート層の半導体とが異なる仕事関数をもつよう
に選ぶ。
本発明の第１の形態は、ソース領域と、ドレイ
ン領域と、ソース領域およびドレイン領域に接し
て設けられた第１の半導体よりなるチヤネル形成
領域と、チヤネル形成領域上に設けられた第１お
よび第２のゲート層から少なくとも構成され、チ
ヤネル形成領域に接する第１ゲート層は第１の半
導体よりバンド・ギヤツプが大きくかつ不純物濃
度が小さい第２の半導体からなり、第２ゲート層
は第１層より低抵抗の材料ないしは第１の半導体
より不純物濃度が大きい半導体で構成されている
電界効果トランジスタにおいて、第２ゲート層を
チヤネル形成領域を構成する第１の半導体とは仕
事関数の異なる半導体で構成したことを特徴とす
る。
ン領域と、ソース領域およびドレイン領域に接し
て設けられた第１の半導体よりなるチヤネル形成
領域と、チヤネル形成領域上に設けられた第１お
よび第２のゲート層から少なくとも構成され、チ
ヤネル形成領域に接する第１ゲート層は第１の半
導体よりバンド・ギヤツプが大きくかつ不純物濃
度が小さい第２の半導体からなり、第２ゲート層
は第１層より低抵抗の材料ないしは第１の半導体
より不純物濃度が大きい半導体で構成されている
電界効果トランジスタにおいて、第２ゲート層を
チヤネル形成領域を構成する第１の半導体とは仕
事関数の異なる半導体で構成したことを特徴とす
る。
本発明の第２の形態は、ソース領域と、ドレイ
ン領域と、ソース領域およびドレイン領域に接し
て設けられた第１の半導体よりなるチヤネル形成
領域と、チヤネル形成領域上に設けられた第１お
よび第２のゲート層から少なくとも構成され、チ
ヤネル形成領域に接する第１ゲート層は第１の半
導体よりバンド・ギヤツプが大きくかつ不純物濃
度が小さい第２の半導体からなり、第２ゲート層
は第１層より低抵抗の材料ないしは第１の半導体
より不純物濃度が大きい半導体で構成されている
電界効果トランジスタにおいて、第２ゲート層を
前記チヤネル形成領域を構成する第１の半導体と
は仕事関数の異なる半導体で構成した電界効果ト
ランジスタを複数個同一チツプ上に配置したこと
を特徴とする。
ン領域と、ソース領域およびドレイン領域に接し
て設けられた第１の半導体よりなるチヤネル形成
領域と、チヤネル形成領域上に設けられた第１お
よび第２のゲート層から少なくとも構成され、チ
ヤネル形成領域に接する第１ゲート層は第１の半
導体よりバンド・ギヤツプが大きくかつ不純物濃
度が小さい第２の半導体からなり、第２ゲート層
は第１層より低抵抗の材料ないしは第１の半導体
より不純物濃度が大きい半導体で構成されている
電界効果トランジスタにおいて、第２ゲート層を
前記チヤネル形成領域を構成する第１の半導体と
は仕事関数の異なる半導体で構成した電界効果ト
ランジスタを複数個同一チツプ上に配置したこと
を特徴とする。
［作用］
本発明の作用を第２図Ａ〜Ｃにエネルギー・バ
ンド図を示す電界効果トランジスタの例をとつて
説明する。このトランジスタはチヤネル形成領域
３の第１の半導体がｎ型の半導体であり、第２ゲ
ート層５がn+型（ｎ型高不純物濃度）の半導体
であり、電荷蓄積モードで動作するｎチヤネル・
トランジスタである。さらに、第１ゲート層４の
第２の半導体の厚さt2および不純物濃度N2はそ
れぞれ十分小さくて、トランジスタのゲートしき
い値電圧はこれらの値によつて規定されないもの
とする。
ンド図を示す電界効果トランジスタの例をとつて
説明する。このトランジスタはチヤネル形成領域
３の第１の半導体がｎ型の半導体であり、第２ゲ
ート層５がn+型（ｎ型高不純物濃度）の半導体
であり、電荷蓄積モードで動作するｎチヤネル・
トランジスタである。さらに、第１ゲート層４の
第２の半導体の厚さt2および不純物濃度N2はそ
れぞれ十分小さくて、トランジスタのゲートしき
い値電圧はこれらの値によつて規定されないもの
とする。
また、第２図Ａ〜Ｃの例においては仕事関数は
第２ゲート層５の方が第１の半導体３より大き
い。なお、第２図Ａはフラツト・バンド条件を満
たすようにゲート電圧VGを設定した場合である。
第２ゲート層５の方が第１の半導体３より大き
い。なお、第２図Ａはフラツト・バンド条件を満
たすようにゲート電圧VGを設定した場合である。
ゲート電圧VGが零の場合、バンド図は第２図
Ｂのようになり、チヤネル形成領域３の伝導帯の
下端１１は第１ゲート層４に近づくにしたがつて
フエルミ・レベル１２の上方に離れる。チヤネル
形成領域３の中には第１ゲート層４に接して電荷
が誘起されることがない。したがつて、このトラ
ンジスタは、ゲート電圧VGが零の場合に電流が
流れない、いわゆるノーマリ・オフ型である。
Ｂのようになり、チヤネル形成領域３の伝導帯の
下端１１は第１ゲート層４に近づくにしたがつて
フエルミ・レベル１２の上方に離れる。チヤネル
形成領域３の中には第１ゲート層４に接して電荷
が誘起されることがない。したがつて、このトラ
ンジスタは、ゲート電圧VGが零の場合に電流が
流れない、いわゆるノーマリ・オフ型である。
このトランジスタに大量に電流を流すために
は、第２図Ｃに示すように、ゲート電圧VGを正
にする。それによつて、チヤネル形成領域３の伝
導帯下端１１は、第１ゲート層４の近くではじめ
てフエルミ・レベル１２の下方に位置し、電荷が
大量に誘起される。
は、第２図Ｃに示すように、ゲート電圧VGを正
にする。それによつて、チヤネル形成領域３の伝
導帯下端１１は、第１ゲート層４の近くではじめ
てフエルミ・レベル１２の下方に位置し、電荷が
大量に誘起される。
次に、第２図Ａ〜Ｃに示すようなバンド図を得
るのに必要な条件について述べる。第１の半導体
３と第２ゲート層５の間の仕事関数の差φGSはフ
ラツト・バンド状態におけるエネルギー準位を用
いて次のように表わされる（第２図Ａ参照）。
るのに必要な条件について述べる。第１の半導体
３と第２ゲート層５の間の仕事関数の差φGSはフ
ラツト・バンド状態におけるエネルギー準位を用
いて次のように表わされる（第２図Ａ参照）。
φGS＝ψGS−（EF−EC）2＋（EF−EC）1
ここで、ψGSは各半導体の伝導帯下端１１，１
１′のエネルギー差を表わし、（EF−EC）2および
（EF−EC）1は、それぞれ、第２ゲート層５および
第１の半導体３におけるフエルミ・レベルEFと
伝導帯下端のエネルギーECとの差を表わす。か
かるエネルギー差（EF−EC）は半導体の不純物
密度と有効状態密度によつて決まる値をとるが、
実用上有用な半導体においては数ミリeVと小さ
い。
１′のエネルギー差を表わし、（EF−EC）2および
（EF−EC）1は、それぞれ、第２ゲート層５および
第１の半導体３におけるフエルミ・レベルEFと
伝導帯下端のエネルギーECとの差を表わす。か
かるエネルギー差（EF−EC）は半導体の不純物
密度と有効状態密度によつて決まる値をとるが、
実用上有用な半導体においては数ミリeVと小さ
い。
したがつて、仕事関数の差φGSを任意所望の値
に設定するためには、ψGSを任意所望の値に設定
できればよい。一方、ψGSは第１の半導体３と第
２ゲート層５の半導体の種類により決まる物質定
数であるため、製作条件により値が左右されるこ
とがなく、制御性よく所望の値に設定することが
できる。
に設定するためには、ψGSを任意所望の値に設定
できればよい。一方、ψGSは第１の半導体３と第
２ゲート層５の半導体の種類により決まる物質定
数であるため、製作条件により値が左右されるこ
とがなく、制御性よく所望の値に設定することが
できる。
以下の説明においては、チヤネル形成領域３が
GaAsからなる場合を例にとると、その場合、第
２ゲート層５として例えばIn1-xGaxAs（０≦ｘ≦
１）を用いれば、第２図Ａに示すようなバンド図
にすることができ、さらにψGSを任意に設定する
ことができる。ｘ＝０、すなわち第２ゲート層５
がGaAsの場合にはψGS＝０である。ｘ＝１、すな
わち、第２ゲート層５がInAsの場合にはψGS＝
0.83eVであることが知られている。０≦ｘ≦１、
すなわち、第２ゲート層５がInxGa1-xAs混晶で
ある場合にはψGSはｘが大きくなるほど大きくな
るが、ｘを適当に選ぶことによつて０と0.83eV
の間の任意の値をとることができる。したがつ
て、チヤネル形成領域３がGaAsからなる場合、
第２ゲート層５としてIn1-xGaxAsを用い、その
組成比ｘを適当に選ぶことによつてトラジスタの
フラツト・バンド状態をもたらすゲート電圧を大
略、０と0.83Vの間の任意の値に設定することが
できる。この電圧は実用上ほぼゲートしきい値電
圧に等しい。
GaAsからなる場合を例にとると、その場合、第
２ゲート層５として例えばIn1-xGaxAs（０≦ｘ≦
１）を用いれば、第２図Ａに示すようなバンド図
にすることができ、さらにψGSを任意に設定する
ことができる。ｘ＝０、すなわち第２ゲート層５
がGaAsの場合にはψGS＝０である。ｘ＝１、すな
わち、第２ゲート層５がInAsの場合にはψGS＝
0.83eVであることが知られている。０≦ｘ≦１、
すなわち、第２ゲート層５がInxGa1-xAs混晶で
ある場合にはψGSはｘが大きくなるほど大きくな
るが、ｘを適当に選ぶことによつて０と0.83eV
の間の任意の値をとることができる。したがつ
て、チヤネル形成領域３がGaAsからなる場合、
第２ゲート層５としてIn1-xGaxAsを用い、その
組成比ｘを適当に選ぶことによつてトラジスタの
フラツト・バンド状態をもたらすゲート電圧を大
略、０と0.83Vの間の任意の値に設定することが
できる。この電圧は実用上ほぼゲートしきい値電
圧に等しい。
［実施例］
以下に図面を参照して本発明を詳細に説明す
る。
る。
本発明電界効果トランジスタの構造は第１図に
示すようであり、その一実施例におけるエネルギ
ー・バンド図を第３図Ａ，Ｂに示す。第３図Ａに
示すように、φGS＜０に定めると、このトランジ
スタはノーマリ・オンの電荷蓄積型にすることが
できる。すなわちゲート電圧が零の場合に第３図
Ｂに示すように第１の半導体３の伝導帯下端１１
は第２の半導体４との境界においてフエルミ準位
１２より下になり、そこに多量の蓄積電荷を生ず
るようにすることができる。
示すようであり、その一実施例におけるエネルギ
ー・バンド図を第３図Ａ，Ｂに示す。第３図Ａに
示すように、φGS＜０に定めると、このトランジ
スタはノーマリ・オンの電荷蓄積型にすることが
できる。すなわちゲート電圧が零の場合に第３図
Ｂに示すように第１の半導体３の伝導帯下端１１
は第２の半導体４との境界においてフエルミ準位
１２より下になり、そこに多量の蓄積電荷を生ず
るようにすることができる。
第３図Ａのようなエネルギー・バンド図をもつ
ためには、第１の半導体３がGaAsの場合、第２
ゲート層５として例えばAlxGa1-xAs（０≦ｘ≦
１）を用いればよい。
ためには、第１の半導体３がGaAsの場合、第２
ゲート層５として例えばAlxGa1-xAs（０≦ｘ≦
１）を用いればよい。
第４図にフラツト・バンド状態を示すように、
第１の半導体３がｐ型で第２ゲート層５の半導体
がp+型（ｐ型高不純物濃度）の場合、φGS＜０に
定めると、トランジスタはｐチヤネルのノーマ
リ・オフ型の電荷蓄積型にすることができる。第
４図のようなエネルギー・バンド図をもつために
は、第１の半導体３がGaAsの場合、第２ゲート
層５として例えばInxGa1-xAs（０≦ｘ≦１）を用
いればよい。ψGSが２つの半導体３，５の価電子
帯上端１３，１３′のエネルギー差を表わすもの
とすれば、ｘ＝０、すなわち、第２ゲート層５が
GaAsの場合にはψGS＝０であり、ｘ＝１、すなわ
ち、第２ゲート層５がInAsの場合にはψGS＝−
0.24eVであることが知られている。０≦ｘ≦１、
すなわち第２ゲート層５がInxGa1-xAsの混晶で
ある場合、ｘが大きくなるとψGSは負の値が大き
くなるが、ｘを適当に選ぶことによつてψGSを０
と−0.24eVの間の任意所望の値に定めることが
できる。なお、ψGSと仕事関数の差φGSとの差はｎ
型の半導体と同様にそれぞれの半導体の不純物密
度と有効状態密度によつて決める値をとるが、実
用上有用な半導体においては数ミリeVと小さい。
したがつて、チヤネル形成領域３がGaAsからな
る場合、第２ゲート層５としてIn1-xGaxAsを用
い、その組成比ｘを適当に定めることによつて、
トランジスタのフラツト・バンド状態をもたらす
ゲート電圧をほぼ０と−0.24Vの間の任意所望の
値に設定することができる。この電圧はほぼゲー
トしきい値電圧に等しい。
第１の半導体３がｐ型で第２ゲート層５の半導体
がp+型（ｐ型高不純物濃度）の場合、φGS＜０に
定めると、トランジスタはｐチヤネルのノーマ
リ・オフ型の電荷蓄積型にすることができる。第
４図のようなエネルギー・バンド図をもつために
は、第１の半導体３がGaAsの場合、第２ゲート
層５として例えばInxGa1-xAs（０≦ｘ≦１）を用
いればよい。ψGSが２つの半導体３，５の価電子
帯上端１３，１３′のエネルギー差を表わすもの
とすれば、ｘ＝０、すなわち、第２ゲート層５が
GaAsの場合にはψGS＝０であり、ｘ＝１、すなわ
ち、第２ゲート層５がInAsの場合にはψGS＝−
0.24eVであることが知られている。０≦ｘ≦１、
すなわち第２ゲート層５がInxGa1-xAsの混晶で
ある場合、ｘが大きくなるとψGSは負の値が大き
くなるが、ｘを適当に選ぶことによつてψGSを０
と−0.24eVの間の任意所望の値に定めることが
できる。なお、ψGSと仕事関数の差φGSとの差はｎ
型の半導体と同様にそれぞれの半導体の不純物密
度と有効状態密度によつて決める値をとるが、実
用上有用な半導体においては数ミリeVと小さい。
したがつて、チヤネル形成領域３がGaAsからな
る場合、第２ゲート層５としてIn1-xGaxAsを用
い、その組成比ｘを適当に定めることによつて、
トランジスタのフラツト・バンド状態をもたらす
ゲート電圧をほぼ０と−0.24Vの間の任意所望の
値に設定することができる。この電圧はほぼゲー
トしきい値電圧に等しい。
さらには、第５図にフラツト・バンド状態を示
すように第１の半導体３がｐ型で第２ゲート層５
の半導体がp+型の場合、φGS＞０に定めることに
よつてトランジスタはｐチヤネルのノーマリ・オ
ン型の電荷蓄積型にすることができる。そのため
には、第１の半導体３がGaAsの場合、第２ゲー
ト層として例えばAlxGa1-xAs（０≦ｘ≦１）を用
いればよい。
すように第１の半導体３がｐ型で第２ゲート層５
の半導体がp+型の場合、φGS＞０に定めることに
よつてトランジスタはｐチヤネルのノーマリ・オ
ン型の電荷蓄積型にすることができる。そのため
には、第１の半導体３がGaAsの場合、第２ゲー
ト層として例えばAlxGa1-xAs（０≦ｘ≦１）を用
いればよい。
さらには、チヤネル形成領域３の第１の半導体
がGaAsの場合、第２ゲート層５が必ずしもInx
Ga1-xAs、AlxGa1-xAsに限られないことは明ら
かであり、たとえば、AlGa1-xAsyP1-y（０≦ｘ、
ｙ≦１）、AlxGa1-xAsySb1-y（０≦ｘ、ｙ≦１）、
InxAlyGa1-x-yAs（０≦ｘ、ｙ≦１）、InxGa1-x
AsyP1-y（０≦ｘ、ｙ≦１）、あるいはInxGa1-x
AsySb1-y（０≦ｘ、ｙ≦１）で構成してもよい。
がGaAsの場合、第２ゲート層５が必ずしもInx
Ga1-xAs、AlxGa1-xAsに限られないことは明ら
かであり、たとえば、AlGa1-xAsyP1-y（０≦ｘ、
ｙ≦１）、AlxGa1-xAsySb1-y（０≦ｘ、ｙ≦１）、
InxAlyGa1-x-yAs（０≦ｘ、ｙ≦１）、InxGa1-x
AsyP1-y（０≦ｘ、ｙ≦１）、あるいはInxGa1-x
AsySb1-y（０≦ｘ、ｙ≦１）で構成してもよい。
さらにまた、チヤネル形成領域３の第１の半導
体は必ずしもGaAsに限られないことは明らかで
あり、例えばInP、InxGa1-xAs（０≦ｘ≦１）な
どを用いてもよい。その場合の第２ゲート層５と
しては例えばInxGa1-xAsyP1-y（０≦ｘ、ｙ≦１）、
AlxGA1-xAsyP1-y（０≦ｘ、ｙ≦１）、InxAl1-x
AsyP1-y（０≦ｘ、ｙ≦１）などを用いればよい。
あるいは、チヤネル形成領域３の第１の半導体と
してInxGA1-xSb（０≦ｘ≦１）を用いることもで
きる。その場合の第２ゲート層５としては、例え
ばInyGa1-ySb（０≦ｙ≦１）などを用いればよ
い。あるいは、チヤネル形成領域３の第１の半導
体としてSiを用いることもでき、その場合の第２
ゲート層５としては、例えばSixGe1-x（０≦ｘ≦
１）を用いればよい。
体は必ずしもGaAsに限られないことは明らかで
あり、例えばInP、InxGa1-xAs（０≦ｘ≦１）な
どを用いてもよい。その場合の第２ゲート層５と
しては例えばInxGa1-xAsyP1-y（０≦ｘ、ｙ≦１）、
AlxGA1-xAsyP1-y（０≦ｘ、ｙ≦１）、InxAl1-x
AsyP1-y（０≦ｘ、ｙ≦１）などを用いればよい。
あるいは、チヤネル形成領域３の第１の半導体と
してInxGA1-xSb（０≦ｘ≦１）を用いることもで
きる。その場合の第２ゲート層５としては、例え
ばInyGa1-ySb（０≦ｙ≦１）などを用いればよ
い。あるいは、チヤネル形成領域３の第１の半導
体としてSiを用いることもでき、その場合の第２
ゲート層５としては、例えばSixGe1-x（０≦ｘ≦
１）を用いればよい。
さらには、第２ゲート層５の材料または不純物
の種類の異なるトランジスタを同一チツプ上に作
り込んでゲートしきい値電圧の異なるトランジス
タを組合わせた高性能集積回路を実現することが
できる。例えば、第２図、第３図、第５図の組合
わせによつて、ｎチヤネル・ノーマリ・オフ型を
スイツチング・トランジスタとして得て、さらに
Ｐチヤネルまたｎチヤネル・ノーマリ・オン型ト
ランジスタを負荷として、いわゆるＥ／Ｄ型イン
バータを基本とするゲート、メモリなどの集積回
路を構成することができる。これにより、低電力
で高速の集積回路を実現することができる。ある
いはまた、第２図および第４図の組合わせを用い
てｐチヤネル、ｎチヤネル共にノーマリ・オフ型
の相補型回路を得ることもできる。
の種類の異なるトランジスタを同一チツプ上に作
り込んでゲートしきい値電圧の異なるトランジス
タを組合わせた高性能集積回路を実現することが
できる。例えば、第２図、第３図、第５図の組合
わせによつて、ｎチヤネル・ノーマリ・オフ型を
スイツチング・トランジスタとして得て、さらに
Ｐチヤネルまたｎチヤネル・ノーマリ・オン型ト
ランジスタを負荷として、いわゆるＥ／Ｄ型イン
バータを基本とするゲート、メモリなどの集積回
路を構成することができる。これにより、低電力
で高速の集積回路を実現することができる。ある
いはまた、第２図および第４図の組合わせを用い
てｐチヤネル、ｎチヤネル共にノーマリ・オフ型
の相補型回路を得ることもできる。
以上述べたように、本発明によれば、特開昭58
−119671号に係る電界効果トランジスタにおい
て、ゲートを構成する第２層をチヤネル形成領域
を構成する第１の半導体とは仕事関数が異なる半
導体で構成することによつて、電界効果トランジ
スタのゲートしきい値電圧を任意所望に、しか
も、制御性よく設定することができるので、均質
な特性の電界効果トランジスタを大面積にわたつ
て製造することが容易になり、以つて大規模集積
回路を容易に実現できる。
−119671号に係る電界効果トランジスタにおい
て、ゲートを構成する第２層をチヤネル形成領域
を構成する第１の半導体とは仕事関数が異なる半
導体で構成することによつて、電界効果トランジ
スタのゲートしきい値電圧を任意所望に、しか
も、制御性よく設定することができるので、均質
な特性の電界効果トランジスタを大面積にわたつ
て製造することが容易になり、以つて大規模集積
回路を容易に実現できる。
［発明の効果］
以上説明したように、本発明によるトランジス
タは、低消費電力の大規模集積回路を容易に得る
ことを可能とし、高速電子計算機、高速通信用電
子装置の技術分野に貢献するところ極めて大なる
ものである。
タは、低消費電力の大規模集積回路を容易に得る
ことを可能とし、高速電子計算機、高速通信用電
子装置の技術分野に貢献するところ極めて大なる
ものである。
第１図は従来技術および本発明による電界効果
トランジスタに共通な構成を示す断面略図、第２
図Ａ〜Ｃは本発明による電界効果トランジスタの
動作原理を示すエネルギー・バンド図、第３図
Ａ，Ｂ、第４図および第５図は本発明実施例のエ
ネルギー・バンド図である。 １……ソース領域、２……ドレイン領域、３…
…チヤネル形成領域または第１の半導体、４……
ゲート第１層または第２の半導体、５……ゲート
第２層、６……基板、７……オーム性電極、８…
…ソース、９……ドレイン、１０……ゲート、１
１，１１′……伝導帯下端、１２，１２′……フエ
ルミ・レベル、１３，１３′……価電子帯上端。
トランジスタに共通な構成を示す断面略図、第２
図Ａ〜Ｃは本発明による電界効果トランジスタの
動作原理を示すエネルギー・バンド図、第３図
Ａ，Ｂ、第４図および第５図は本発明実施例のエ
ネルギー・バンド図である。 １……ソース領域、２……ドレイン領域、３…
…チヤネル形成領域または第１の半導体、４……
ゲート第１層または第２の半導体、５……ゲート
第２層、６……基板、７……オーム性電極、８…
…ソース、９……ドレイン、１０……ゲート、１
１，１１′……伝導帯下端、１２，１２′……フエ
ルミ・レベル、１３，１３′……価電子帯上端。
Claims (1)
- 【特許請求の範囲】 １ ソース領域と、ドレイン領域と、前記ソース
領域および前記ドレイン領域に接して設けられた
第１の半導体よりなるチヤネル形成領域と、該チ
ヤネル形成領域上に設けられた第１および第２の
ゲート層から少なくとも構成され、前記チヤネル
形成領域に接する前記第１ゲート層は前記第１の
半導体よりバンド・ギヤツプが大きくかつ不純物
濃度が小さい第２の半導体からなり、前記第２ゲ
ート層は前記第１層より低抵抗の材料ないしは前
記第１の半導体より不純物濃度が大きい半導体で
構成されている電界効果トランジスタにおいて、
前記第２ゲート層を前記チヤネル形成領域を構成
する前記第１の半導体とは仕事関数の異なる半導
体で構成したことを特徴とする電界効果トランジ
スタ。 ２ ソース領域と、ドレイン領域と、前記ソース
領域および前記ドレイン領域に接して設けられた
第１の半導体よりなるチヤネル形成領域と、該チ
ヤネル形成領域上に設けられた第１および第２の
ゲート層から少なくとも構成され、前記チヤネル
形成領域に接する前記第１ゲート層は前記第１の
半導体よりバンド・ギヤツプが大きくかつ不純物
濃度が小さい第２の半導体からなり、前記第２ゲ
ート層は前記第１層より低抵抗の材料ないしは前
記第１の半導体より不純物濃度が大きい半導体で
構成されている電界効果トランジスタにおいて、
前記第２ゲート層を前記チヤネル形成領域を構成
する前記第１の半導体とは仕事関数の異なる半導
体で構成した電界効果トランジスタを複数個同一
チツプ上に配置したことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61069633A JPS62224978A (ja) | 1986-03-27 | 1986-03-27 | 電界効果トランジスタおよびそれを用いた集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61069633A JPS62224978A (ja) | 1986-03-27 | 1986-03-27 | 電界効果トランジスタおよびそれを用いた集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62224978A JPS62224978A (ja) | 1987-10-02 |
| JPH0260221B2 true JPH0260221B2 (ja) | 1990-12-14 |
Family
ID=13408457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61069633A Granted JPS62224978A (ja) | 1986-03-27 | 1986-03-27 | 電界効果トランジスタおよびそれを用いた集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62224978A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013239735A (ja) * | 2013-07-29 | 2013-11-28 | Panasonic Corp | 電界効果トランジスタ |
-
1986
- 1986-03-27 JP JP61069633A patent/JPS62224978A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62224978A (ja) | 1987-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |