JPH0260223B2 - - Google Patents
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- JPH0260223B2 JPH0260223B2 JP61171136A JP17113686A JPH0260223B2 JP H0260223 B2 JPH0260223 B2 JP H0260223B2 JP 61171136 A JP61171136 A JP 61171136A JP 17113686 A JP17113686 A JP 17113686A JP H0260223 B2 JPH0260223 B2 JP H0260223B2
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- Japan
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- gainas
- gainasp
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/01—Manufacture or treatment
- H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
(ア) 技術分野
この発明は、ヘテロ接合面に形成される２次元
電子を用いた電界効果トランジスタ（FET）の
エンハンスメント型トランジスタに関する。
電子を用いた電界効果トランジスタ（FET）の
エンハンスメント型トランジスタに関する。
FETは、閾値電圧の値により、デプリーシヨ
ン（Depletion）型と、エンハンスメント
（Enhancement）型とに分けられる。
ン（Depletion）型と、エンハンスメント
（Enhancement）型とに分けられる。
デプリーシヨン型のFETは、ゲート電圧が、
0Vのときに電流が流れる。一般に、ゲートに負
電圧を与えてドレイン電流の値を制御するように
なつている。
0Vのときに電流が流れる。一般に、ゲートに負
電圧を与えてドレイン電流の値を制御するように
なつている。
エンハンスメント型のFETは、ゲート電圧が
0Vのときに電流が流れない。正電圧をゲートに
与えて、ドレイン電流の値を制御する。デプリー
シヨン型のFETは、ゲートに負電圧を加えなけ
ればならず、電源が複雑になる。また多段接続す
る場合、出力電圧と入力電圧の直流レベルを合わ
せるために、レベルシフトしなければならないと
いう欠点がある。
0Vのときに電流が流れない。正電圧をゲートに
与えて、ドレイン電流の値を制御する。デプリー
シヨン型のFETは、ゲートに負電圧を加えなけ
ればならず、電源が複雑になる。また多段接続す
る場合、出力電圧と入力電圧の直流レベルを合わ
せるために、レベルシフトしなければならないと
いう欠点がある。
電源などの点で、エンハンスメント型FETは
便利である。
便利である。
しかし、２次元電子を用いたFETでは、従来
デプリーシヨン型のもののみが製作されており、
エンハンスメント型のものは作られていない。
デプリーシヨン型のもののみが製作されており、
エンハンスメント型のものは作られていない。
本発明は、エンハンスメント型の２次元電子利
用FETを提供する。
用FETを提供する。
(イ) 従来技術
ヘテロ接合面に形成される２次元電子を利用し
た電界効果トランジスタ（FET）がいくつか提
案されている。
た電界効果トランジスタ（FET）がいくつか提
案されている。
例えば、特公昭59−53714に、このようなFET
の例がある。
の例がある。
さらに、Japanese Journal of Applied
Physics第19巻1980年L225頁、あるいは C.Y.Chen et al.IEEE Electron Device
Letters EDL−３巻、1982年152頁などに記載が
ある。
Physics第19巻1980年L225頁、あるいは C.Y.Chen et al.IEEE Electron Device
Letters EDL−３巻、1982年152頁などに記載が
ある。
これらのFETはAlGaAs／GaAs、AlInAs／
GaInAsなどの機構をもつ。すなわち、基板の上
に、GaAsの薄膜、及びAlGaAsの薄膜をエピタ
キシヤル成長させる。
GaInAsなどの機構をもつ。すなわち、基板の上
に、GaAsの薄膜、及びAlGaAsの薄膜をエピタ
キシヤル成長させる。
基板は半絶縁性のものである。GaAsの薄膜は
ノンドープである。AlGaAsはｎ型不純物をドー
プしたｎ型半導体である。AlGaAsの不純物から
供出された電子は、ノンドープGaAs薄膜の中へ
入り、二次元電子ガスとなる。
ノンドープである。AlGaAsはｎ型不純物をドー
プしたｎ型半導体である。AlGaAsの不純物から
供出された電子は、ノンドープGaAs薄膜の中へ
入り、二次元電子ガスとなる。
このような事は、AlInAs／GaInAsのFETで
も同じことである。半絶縁性のInP基板の上にノ
ンドープGaInAsの混晶半導体層、及びその上に
ｎ型AlInAs混晶半導体層がエピタキシヤル成長
により形成されている。
も同じことである。半絶縁性のInP基板の上にノ
ンドープGaInAsの混晶半導体層、及びその上に
ｎ型AlInAs混晶半導体層がエピタキシヤル成長
により形成されている。
GaInAs層の方がAlInAs層より電子親和力が大
きく、かつGaInAs層の方がAlInAs層よりバンド
ギヤツプが狭い。このため、AlInAs層のｎ型不
純物に起因する電子が、GaInAs層に入り、キヤ
リヤとなる。
きく、かつGaInAs層の方がAlInAs層よりバンド
ギヤツプが狭い。このため、AlInAs層のｎ型不
純物に起因する電子が、GaInAs層に入り、キヤ
リヤとなる。
AlInAs層には、電子を失い＋に帯電した不純
物原子が残る。不純物原子と、GaInAs層の電子
との間にはクーロン力が働く。このため、電子
は、AlInAs層の方に引きつけられる。ところが
AlInAs層に入ることはできない。
物原子が残る。不純物原子と、GaInAs層の電子
との間にはクーロン力が働く。このため、電子
は、AlInAs層の方に引きつけられる。ところが
AlInAs層に入ることはできない。
電子はGaInAs層の中に於て境界線近くにのみ
分布する。厚みが実効的にゼロであるから、平面
的な拡がりしかもたない。そこで、これを二次元
電子、又は二次元電子ガス（Two Dimensional
Electron Gas 2DEG）と呼ぶ。また、AlInAsと
GaInAsの境界を、ヘテロ接合面と一般的に呼ぶ
こともある。
分布する。厚みが実効的にゼロであるから、平面
的な拡がりしかもたない。そこで、これを二次元
電子、又は二次元電子ガス（Two Dimensional
Electron Gas 2DEG）と呼ぶ。また、AlInAsと
GaInAsの境界を、ヘテロ接合面と一般的に呼ぶ
こともある。
さらに、AlInAsとかGaInAsというが、これは
任意の組成比Al：In又はGa：Inを許す、という
わけではない。
任意の組成比Al：In又はGa：Inを許す、という
わけではない。
基板の上にこれらの混晶半導体層をエピタキシ
ヤル成長させるわけであるから、組成比が決まつ
てしまう。格子整合の条件から組成比は一義的に
定まる。
ヤル成長させるわけであるから、組成比が決まつ
てしまう。格子整合の条件から組成比は一義的に
定まる。
従つて、基板が何であるかにより、組成比は決
まつているのである。
まつているのである。
例えば、InP基板の上であればGa：In＝0.47：
0.53でありAl：In＝0.48：0.52である。
0.53でありAl：In＝0.48：0.52である。
また基板がGaAsであれば、組成は異なる。
AlGaAs／GaAs FETの場合は、GaAs基板の上
に、ノンドープGaAs薄層、ｎ型AlGaAs薄層を
設けるが、この場合のAlとGaの比も基板との整
合により決まる。
AlGaAs／GaAs FETの場合は、GaAs基板の上
に、ノンドープGaAs薄層、ｎ型AlGaAs薄層を
設けるが、この場合のAlとGaの比も基板との整
合により決まる。
組成比が決まつているが、サフイツクスをつけ
ると煩雑になるので、サフイツクスをつけず、簡
単に書いている。これは習慣である。
ると煩雑になるので、サフイツクスをつけず、簡
単に書いている。これは習慣である。
このように、ヘテロ接合界面に形成される二次
元電子は、不純物と切離されている。このため、
不純物散乱が少なく、高移動度が得られる。
元電子は、不純物と切離されている。このため、
不純物散乱が少なく、高移動度が得られる。
キヤリヤ数を増すために、不純物を多量にドー
プするとすれば、不純物散乱も増える。これが通
常のFETのもつ欠点であつた。ところが、２次
元電子を用いるFETは、不純物を多量にドープ
しても、不純物による散乱は増えず、高い相互コ
ンダクタンス（transconductance）、高い遮断周
波数を実現することができる。
プするとすれば、不純物散乱も増える。これが通
常のFETのもつ欠点であつた。ところが、２次
元電子を用いるFETは、不純物を多量にドープ
しても、不純物による散乱は増えず、高い相互コ
ンダクタンス（transconductance）、高い遮断周
波数を実現することができる。
特に、AlInAs／GaInAsヘテロ接合では、室温
で13000cm3／Vsecという高い電子移動度を得るこ
とができる。
で13000cm3／Vsecという高い電子移動度を得るこ
とができる。
(ウ) 発明が解決しようとする問題点
従来のAlInAs／GaInAsヘテロ接合を用いた
FETは、閾値電圧が負であるデプリーシヨン型
のものしか実現できない、という難点があつた。
FETは、閾値電圧が負であるデプリーシヨン型
のものしか実現できない、という難点があつた。
エンハンスメント型のFETを上記の組成のヘ
テロ接合によつて作る事ができなかつた。
テロ接合によつて作る事ができなかつた。
エンハンスメント型のFETは、電源回路や多
段増幅のバイアス回路などの点で有利である。エ
ンハンスメント型のFETも作製できる、という
事が好ましい。
段増幅のバイアス回路などの点で有利である。エ
ンハンスメント型のFETも作製できる、という
事が好ましい。
ヘテロ接合に形成される二次元電子を用いた
FETに於て、その閾値Vthは次式によつて表わさ
れる。
FETに於て、その閾値Vthは次式によつて表わさ
れる。
Vth＝φb−qND／2εd2−ΔEc (1)
ここでφbはシヨツトキ障壁（Schottoky
Barrier）高さである。ｑは電子電荷量（正の値
をとる）、NDは電子供給層中のドナー密度、ｄは
電子供給層の厚みである。電子供給層というの
は、ｎ型AlInAs層のことである。ｎ型不純物が
余分の電子を供給するので、このように呼ぶこと
もある。ただし、係数が1/2であるのは、ｎ型不
純物が厚み方向に均一に分布している場合の式で
ある。厚み方向に均一でなくても函数形がわかれ
ば、これを積分して、２項目の係数を求めること
ができる。不均一分布でも、係数が1/2からずれ
るだけである。
Barrier）高さである。ｑは電子電荷量（正の値
をとる）、NDは電子供給層中のドナー密度、ｄは
電子供給層の厚みである。電子供給層というの
は、ｎ型AlInAs層のことである。ｎ型不純物が
余分の電子を供給するので、このように呼ぶこと
もある。ただし、係数が1/2であるのは、ｎ型不
純物が厚み方向に均一に分布している場合の式で
ある。厚み方向に均一でなくても函数形がわかれ
ば、これを積分して、２項目の係数を求めること
ができる。不均一分布でも、係数が1/2からずれ
るだけである。
ΔEcは二次元電子が形成されるヘテロ接合での
伝導帯不連続である。
伝導帯不連続である。
たとえば、ND＝１×1018cm-3、ｄ＝200Åとす
れば、(1)式の内の第２項は約0.3Vとなる。
れば、(1)式の内の第２項は約0.3Vとなる。
したがつて、この例に於て、閾値電圧Vthを正
とするためには、 φb＝ΔEc＋0.3V (2) でなければならない。
とするためには、 φb＝ΔEc＋0.3V (2) でなければならない。
φbは金属電極と半導体層の種類による。また
表面状態にもよる。
表面状態にもよる。
AlInAs／GaInAsヘテロ接合を用いた電界効果
トランジスタFETの場合、金属電極をAlとした
時、φbは約0.6Vである。この値はばらつきがあ
るが、このオーダーのものである。
トランジスタFETの場合、金属電極をAlとした
時、φbは約0.6Vである。この値はばらつきがあ
るが、このオーダーのものである。
またΔEcはAlInAs／GaInAsのヘテロ接合に於
て0.5V程度である。すると(2)式の右辺の方が大
きくなつて、不等式(2)を満足することができな
い。
て0.5V程度である。すると(2)式の右辺の方が大
きくなつて、不等式(2)を満足することができな
い。
このため、従来はVthが負となつており、デプ
リーシヨン型FETしかできなかつたのである。
リーシヨン型FETしかできなかつたのである。
(エ) 目 的
AlInAsと他の半導体層のヘテロ接合面に形成
される二次元電子を利用したFETであつて、エ
ンハンスメント型（Enhancement）のFETを提
供する事が本発明の目的である。
される二次元電子を利用したFETであつて、エ
ンハンスメント型（Enhancement）のFETを提
供する事が本発明の目的である。
(オ) 構 成
エンハンスメント型FETを得るために、本発
明では、 (i) AlInAs／GaInAsP／GaInAs (ii) AlInAs／InP／GaInAsP／GaInAs の多層ヘテロ接合を用いる。
明では、 (i) AlInAs／GaInAsP／GaInAs (ii) AlInAs／InP／GaInAsP／GaInAs の多層ヘテロ接合を用いる。
基板はInPである。
このように四元の混晶を用いて、所望のΔEcを
得ようとするものである。
得ようとするものである。
本発明のFETは、AlInAs層にシヨツトキー接
合するゲート電極を用いる。この点は既に説明し
たFETと同じである。従つてφbは、アルミニウ
ムを電極金属とすれば約0.6Vである。この点も、
既に説明したものと変わらない。
合するゲート電極を用いる。この点は既に説明し
たFETと同じである。従つてφbは、アルミニウ
ムを電極金属とすれば約0.6Vである。この点も、
既に説明したものと変わらない。
ところがΔEcが、ヘテロ接合の相違に従つて異
なつてくる。前述の公知例に於てΔEcは約0.5V
であつたが、本発明ではGaInAsPの四元混晶を
用いることによりΔEcを０〜0.3Vの範囲にする
ことができる。
なつてくる。前述の公知例に於てΔEcは約0.5V
であつたが、本発明ではGaInAsPの四元混晶を
用いることによりΔEcを０〜0.3Vの範囲にする
ことができる。
この範囲であれば、不等式(2)を満たすことがで
きる。Vthを正にすることができ、エンハンスメ
ント型のFETを作製することができる。
きる。Vthを正にすることができ、エンハンスメ
ント型のFETを作製することができる。
InP基板に格子整合するGaInAsPの組成は、
Ga0.47xIn1-0.47xAsxP1-x (3)
によつて与えられる。ここでｘは組成比を決定す
るパラメータである。ｘ＝１の時、これまで説明
していたGaInAsの混晶になり、これはInP基板
に格子整合できる。
るパラメータである。ｘ＝１の時、これまで説明
していたGaInAsの混晶になり、これはInP基板
に格子整合できる。
族元素のGaとInの組成比と、族元素のAs
とＰの組成比は、ふたつの独立なパラメータであ
る。本来このふたつのパラメータは、独立に選ぶ
ことができる。しかし、特定の基板に格子整合す
る、という条件を課すと、パラメータの間に一定
の関係を要求することになり、独立なパラメータ
はひとつに減少する。
とＰの組成比は、ふたつの独立なパラメータであ
る。本来このふたつのパラメータは、独立に選ぶ
ことができる。しかし、特定の基板に格子整合す
る、という条件を課すと、パラメータの間に一定
の関係を要求することになり、独立なパラメータ
はひとつに減少する。
このため、(3)式は、組成比に関し独立なパラメ
ータをひとつしか持つていない。
ータをひとつしか持つていない。
InP基板に格子整合するという条件から、(3)式
のような組成比のGaInAsPに限られる。サフイ
ツクスを簡単のため省略しているが、(3)式の限定
が課されている。
のような組成比のGaInAsPに限られる。サフイ
ツクスを簡単のため省略しているが、(3)式の限定
が課されている。
またバンドギヤツプEgは、そのような組成の
四元混晶に対して、近似的に Eg＝0.75（１−ｘ）＋1.35x(eV) (4) によつて与えられる。組成比パラメータｘを決め
れば、バンドギヤツプEgが決まる。
四元混晶に対して、近似的に Eg＝0.75（１−ｘ）＋1.35x(eV) (4) によつて与えられる。組成比パラメータｘを決め
れば、バンドギヤツプEgが決まる。
逆にバンドギヤツプEgが決まれば、このEgを
与えるための組成比パラメータｘが決まる。ｘは
０〜１の値をとりうる。従つてEgは0.75eVから
1.35eVの間の任意の値をとることができる。
与えるための組成比パラメータｘが決まる。ｘは
０〜１の値をとりうる。従つてEgは0.75eVから
1.35eVの間の任意の値をとることができる。
そして、二次元電子を形成するヘテロ接合面は
GaInAsP／GaInAsの接合面とする。
GaInAsP／GaInAsの接合面とする。
真性半導体で、電子と正孔の質量が等しい時、
フエルミレベルは、バンドギヤツプの真中にく
る。ｎ型、ｐ型不純物があつたり、電子、正孔の
質量が異なつたりすると、フエルミレベルは、バ
ンドギヤツプの真中からずれてくる。
フエルミレベルは、バンドギヤツプの真中にく
る。ｎ型、ｐ型不純物があつたり、電子、正孔の
質量が異なつたりすると、フエルミレベルは、バ
ンドギヤツプの真中からずれてくる。
これらのパラメータは既知であつたり、予め与
えることができるものであるから、バンドギヤツ
プEg、組成比パラメータｘを与えて、ｎ型不純
物のドープ量を与えると、フエルミレベルからの
伝導帯の高さを計算する事ができる。
えることができるものであるから、バンドギヤツ
プEg、組成比パラメータｘを与えて、ｎ型不純
物のドープ量を与えると、フエルミレベルからの
伝導帯の高さを計算する事ができる。
すると、ヘテロ接合での伝導帯不連続ΔEcも計
算する事ができる。
算する事ができる。
ｘ＝１としたGaInAsに於てEg＝1.35eVであ
る。ｘ＝０としたGaInPに於てEg＝0.75eVであ
る。
る。ｘ＝０としたGaInPに於てEg＝0.75eVであ
る。
ｎ型不純物を、どれだけGaInAsP層へドープ
するかという事にもよるが、フエルミレベルから
伝導帯までの高さの変化は、Egのほぼ半分程度
と考えられる。すると、ｘ→１の極限で、バンド
ギヤツプEgの差は０であるから、伝導帯不連続
ΔEcも０である。
するかという事にもよるが、フエルミレベルから
伝導帯までの高さの変化は、Egのほぼ半分程度
と考えられる。すると、ｘ→１の極限で、バンド
ギヤツプEgの差は０であるから、伝導帯不連続
ΔEcも０である。
反対にｘ→０の極限で、バンドギヤツプEgの
差は0.6eVであるから、伝導帯不連続ΔEcは約
0.3eVである。
差は0.6eVであるから、伝導帯不連続ΔEcは約
0.3eVである。
このようにGaInAsP／GaInAsのヘテロ接合で
は、組成比ｘを１〜０の間で変化させる事によ
り、伝導体不連続ΔEcを０〜0.3eVの間で変動さ
せる事ができる。
は、組成比ｘを１〜０の間で変化させる事によ
り、伝導体不連続ΔEcを０〜0.3eVの間で変動さ
せる事ができる。
このようにすれば、不等式(2)が成立つ。Vthが
正になるので、エンハンスメント型のFETを作
製する事ができる。
正になるので、エンハンスメント型のFETを作
製する事ができる。
第１図に本発明のFETの層構造の例を示す。
下から層構造を説明する。
下から層構造を説明する。
１ InP基板
２ GaInAs層（ノンドープ）0.1〜0.3μｍ
３ GaInAsP層（ｎ型不純物）
５ AlInAs層（ノンドープ）
６ ソース電極
７ ドレイン電極
８ ゲート電極
である。ただし６〜８の電極は全てAlInAs層の
上に設けてある。ソース電極６、ドレイン電極７
はオーミツク接触する電極である。ゲート電極は
シヨツトキー接触する電極である。AlInAs層５
は不純物ドープでもよいが、ゲート耐圧を向上さ
せるためには、不純物をドープしない方がよい。
上に設けてある。ソース電極６、ドレイン電極７
はオーミツク接触する電極である。ゲート電極は
シヨツトキー接触する電極である。AlInAs層５
は不純物ドープでもよいが、ゲート耐圧を向上さ
せるためには、不純物をドープしない方がよい。
２〜５の混晶は、InP基板１に格子整合する組
成比である。
成比である。
ノンドープGaInAs層２に、電子を与えるの
は、GaInAsP層３である。GaInAs層２の厚みは
たとえば0.1〜0.3μｍとする。
は、GaInAsP層３である。GaInAs層２の厚みは
たとえば0.1〜0.3μｍとする。
ｎ型GaInAs層３は、電子濃度を決定する。こ
の層の厚さ、および不純物密度は、式(1)に示すよ
うに、所望の閾値電圧Vthにより異なつてくる。
の層の厚さ、および不純物密度は、式(1)に示すよ
うに、所望の閾値電圧Vthにより異なつてくる。
たとえば厚さｄを200Å、不純物濃度NDを１×
1018／cm3とする。このようにするのは一例にすぎ
ない。
1018／cm3とする。このようにするのは一例にすぎ
ない。
既に説明したように、ｄ、NDをこのようにす
ると、(1)の第２項は約0.3Vになる。
ると、(1)の第２項は約0.3Vになる。
ｎ型不純物や厚みをこれより増加すれば、(1)式
の第２項の値が増える。そうすると、(2)式の不等
式の右辺第２項の値も増える。(2)式の不等式を成
り立たせるためのΔEcの範囲がより狭く限定され
る。
の第２項の値が増える。そうすると、(2)式の不等
式の右辺第２項の値も増える。(2)式の不等式を成
り立たせるためのΔEcの範囲がより狭く限定され
る。
ｎ型不純物密度や厚みをこれより減少させる
と、反対に(2)式の不等式を成り立たせるΔEcの範
囲が広くなる。しかし、ｎ型不純物の総量を減ら
すと、キヤリヤである電子の数も減少する。
と、反対に(2)式の不等式を成り立たせるΔEcの範
囲が広くなる。しかし、ｎ型不純物の総量を減ら
すと、キヤリヤである電子の数も減少する。
ｎ型GaInAsP層３の厚み方向に於て、組成比
ｘを一定とする事もできる。この場合、同一組成
であるから、バンドギヤツプEgは一定である。
たとえばEg＝1eVとする。
ｘを一定とする事もできる。この場合、同一組成
であるから、バンドギヤツプEgは一定である。
たとえばEg＝1eVとする。
組成比ｘは独立のパラメータであるから、厚み
方向に変化させる事ができる。
方向に変化させる事ができる。
有機金属気相成長法（MOCVD）又は分子線
エピタキシー（MBE）によつて混晶層２〜５を
製作するので、厚み方向に組成を変化させる事は
容易である。
エピタキシー（MBE）によつて混晶層２〜５を
製作するので、厚み方向に組成を変化させる事は
容易である。
たとえば、第３図に示すように、厚み方向に於
て、段階状に組成比ｘを変化させている。
て、段階状に組成比ｘを変化させている。
厚み方向の座標をｚで表わす。ｚ＝０は
GaInAsP／GaInAsヘテロ接合面である。基板に
対して、上向きにｚの増加する方向にとる。たと
えば厚みｄを200Åとしている。
GaInAsP／GaInAsヘテロ接合面である。基板に
対して、上向きにｚの増加する方向にとる。たと
えば厚みｄを200Åとしている。
ｚ＝０〜50Å Eg＝1eV、ｘ＝0.42
ｚ＝50〜100Å Eg＝1.1eV、ｘ＝0.58
ｚ＝100〜150Å Eg＝1.2eV、ｘ＝0.75
ｚ＝150〜200Å Eg＝1.3eV、ｘ＝0.92
というように、バンドギヤツプEgを少しずつ拡
大するようにしている。これはInP基板と格子整
合する、という条件を保つたまま変化させるので
ある。ｘの値はEgに対し、(4)式によつて計算し
た近似値である。
大するようにしている。これはInP基板と格子整
合する、という条件を保つたまま変化させるので
ある。ｘの値はEgに対し、(4)式によつて計算し
た近似値である。
ｎ型GaInAsP層３の上には、さらにAlInAs層
５を形成する。この厚みは例えば100Åとする。
この層の上に電極６，７，８が設けられる。
５を形成する。この厚みは例えば100Åとする。
この層の上に電極６，７，８が設けられる。
ゲート耐圧を向上させるため、AlInAs層５は
ノンドープとする方がよい。
ノンドープとする方がよい。
ソース電極６、ドレイン電極７はオーミツクコ
ンタクトする電極である。AuGe合金の電極とす
ることができる。
ンタクトする電極である。AuGe合金の電極とす
ることができる。
ゲート電極は、Alなどによるシヨツトキーコ
ンタクトする電極である。
ンタクトする電極である。
第７図は本発明のFETの他の例を示す縦断面
図である。InP層４を、GaInAsP層３とAlInAs
層５との間に介在させた点が異なる。下から順
に、層構造を表記すると、 １ InP基板 ２ GaInAs層（ノンドープ） ３ GaInAsP層（ｎ型不純物） ４ InP層（ドープ、ノンドープ） ５ AlInAs層（ノンドープ） ６ ソース電極 ７ ドレイン電極 ８ ゲート電極 InP層４は、InP基板１に格子整合できる。厚
みは例えば100Å程度である。InP層４は、不純
物を添加してもよいが、添加しなくてもよい。
図である。InP層４を、GaInAsP層３とAlInAs
層５との間に介在させた点が異なる。下から順
に、層構造を表記すると、 １ InP基板 ２ GaInAs層（ノンドープ） ３ GaInAsP層（ｎ型不純物） ４ InP層（ドープ、ノンドープ） ５ AlInAs層（ノンドープ） ６ ソース電極 ７ ドレイン電極 ８ ゲート電極 InP層４は、InP基板１に格子整合できる。厚
みは例えば100Å程度である。InP層４は、不純
物を添加してもよいが、添加しなくてもよい。
(カ) 製造法
本発明のGaInAsP／GaInAs FETの製造法を
簡単に説明する。これは一例である。
簡単に説明する。これは一例である。
半絶縁性InP基板１上に、有機金属成長法
（MOCVD）により、InP基板に対し格子整合す
る組成をもつ不純物無添加GaInAs層２を、0.1〜
0.3μｍ程度形成する。
（MOCVD）により、InP基板に対し格子整合す
る組成をもつ不純物無添加GaInAs層２を、0.1〜
0.3μｍ程度形成する。
次に、InP基板に格子整合し、かつｎ型不純物
をドープしたGaInAsP層３を形成する。厚みや
不純物密度については既に述べた。たとえばｄ＝
200Å、ND＝１×1018cm-3とする。第３図のよう
に組成を厚み方向に変えてもよい。
をドープしたGaInAsP層３を形成する。厚みや
不純物密度については既に述べた。たとえばｄ＝
200Å、ND＝１×1018cm-3とする。第３図のよう
に組成を厚み方向に変えてもよい。
さらに、第２図の例では、InP層４を、例えば
100Å形成する。第１図の例では、この工程を省
く。
100Å形成する。第１図の例では、この工程を省
く。
次に、ノンドープAlInAs層５を例えば100Å形
成する。
成する。
ひき続き、蒸着法などにより、Au、Geよりな
るオーミツク電極を形成し、合金化によりソース
電極６およびドレイン電極７とする。
るオーミツク電極を形成し、合金化によりソース
電極６およびドレイン電極７とする。
さらに例えば、Alなどよりなるゲート電極８
を蒸着法などにより形成する。
を蒸着法などにより形成する。
(キ) 効 果
本発明により、高電子移動度の二次元電子を用
いた電界効果トランジスタとして、エンハンスメ
ント型のものを実現することができる。
いた電界効果トランジスタとして、エンハンスメ
ント型のものを実現することができる。
既に述べたように、２次元電子を用いたFET
に於て、閾値電圧Vthは(1)式により、 Vth＝φb−qND／2εd2−ΔEc (1) によつて与えられる。
に於て、閾値電圧Vthは(1)式により、 Vth＝φb−qND／2εd2−ΔEc (1) によつて与えられる。
AlInAs層の上に設けたAlゲート電極のφbは約
0.6V程度である。
0.6V程度である。
第２項はGaInAsP層内の不純物密度と厚みに
よる。これは、例えば0.3V程度にできる。
よる。これは、例えば0.3V程度にできる。
ΔEcはGaInAsP／GaInAsヘテロ接合面での伝
導帯不連続である。これはGaInAsPの組成比ｘ
によつて変化する。ｘ＝１の時、GaInAsに合致
するから、伝導帯不連続ΔEcは０である。
導帯不連続である。これはGaInAsPの組成比ｘ
によつて変化する。ｘ＝１の時、GaInAsに合致
するから、伝導帯不連続ΔEcは０である。
反対に、ｘ＝０の時、GaInPとなりEg＝
0.75eVとなる。バンドギヤツプの差が0.6eVとな
る。バンドギヤツプの差と伝導体不連続の差の比
は、不純物のドープ量にもよるが、ほぼ２倍程度
である。従つて、ｘ→０の極限で、伝導帯不連続
ΔEc→0.3eV程度である。
0.75eVとなる。バンドギヤツプの差が0.6eVとな
る。バンドギヤツプの差と伝導体不連続の差の比
は、不純物のドープ量にもよるが、ほぼ２倍程度
である。従つて、ｘ→０の極限で、伝導帯不連続
ΔEc→0.3eV程度である。
すると、ｘが０から１の間で、(1)式を正にする
という事が分る。
という事が分る。
Vthが正になるから、このFETはエンハンスメ
ント型である。
ント型である。
第１図は本発明の一例を示すGaInAsP／
GaInAs FETの縦断面図。第２図は本発明の他
の一例を示すGaInAsP／GaInAsFETの縦断面
図。第３図はｎドープGaInAsP層の組成比ｘを
厚み方向に変えることにより、段階状にバンドギ
ヤツプEgの異なるGaInAsP層とした例を示すグ
ラフ。 １……InP層、２……GaInAs層、３……
GaInAsP層、４……InP層、５……AlInAs層、
６……ソース電極、７……ドレイン電極、８……
ゲート電極。
GaInAs FETの縦断面図。第２図は本発明の他
の一例を示すGaInAsP／GaInAsFETの縦断面
図。第３図はｎドープGaInAsP層の組成比ｘを
厚み方向に変えることにより、段階状にバンドギ
ヤツプEgの異なるGaInAsP層とした例を示すグ
ラフ。 １……InP層、２……GaInAs層、３……
GaInAsP層、４……InP層、５……AlInAs層、
６……ソース電極、７……ドレイン電極、８……
ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性InP基板１と、該InP基板１の上に
エピタキシヤル成長させたノンドープGaInAs層
２と、該GaInAs層２の上にエピタキシヤル成長
させたｎ型GaInAsP層３と、該GaInAsP層３の
上へ直接に、或いはInP層４を介してエピタキシ
ヤル成長させたAlInAs層５と、該AlInAs層５の
上に設けられたオーミツク接触するソース電極
６、ドレイン電極７と、該AlInAs層５の上に設
けられたシヨツトキー接触するゲート電極８とよ
り構成される事を特徴とする電界効果トランジス
タ。 ２ ゲート電極８がAlである事を特徴とする特
許請求の範囲第１項記載の電界効果トランジス
タ。 ３ ｎ型GaInAsP層の組成比パラメータｘを厚
み方向に段階的に変化させる事によりバンドギヤ
ツプEgを厚み方向に段階的に変化させた事を特
徴とする特許請求の範囲第１項記載の電界効果ト
ランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171136A JPS6328072A (ja) | 1986-07-21 | 1986-07-21 | 電界効果トランジスタ |
| KR1019870007872A KR900007049B1 (ko) | 1986-07-21 | 1987-07-21 | 전계효과트랜지스터 |
| CA000542616A CA1294064C (en) | 1986-07-21 | 1987-07-21 | Field effect transistor |
| EP87110547A EP0257300A1 (en) | 1986-07-21 | 1987-07-21 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171136A JPS6328072A (ja) | 1986-07-21 | 1986-07-21 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6328072A JPS6328072A (ja) | 1988-02-05 |
| JPH0260223B2 true JPH0260223B2 (ja) | 1990-12-14 |
Family
ID=15917652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61171136A Granted JPS6328072A (ja) | 1986-07-21 | 1986-07-21 | 電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0257300A1 (ja) |
| JP (1) | JPS6328072A (ja) |
| KR (1) | KR900007049B1 (ja) |
| CA (1) | CA1294064C (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121453A (ja) * | 1991-10-29 | 1993-05-18 | Rohm Co Ltd | 化合物半導体装置 |
| EP2575300B1 (en) | 2012-02-27 | 2015-05-27 | Huawei Device Co., Ltd. | Electrical gateway and communication method therefor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5953714B2 (ja) | 1979-12-28 | 1984-12-26 | 富士通株式会社 | 半導体装置 |
| FR2492167A1 (fr) | 1980-10-14 | 1982-04-16 | Thomson Csf | Transistor a effet de champ a frequence de coupure elevee |
| JPS5953714A (ja) | 1982-09-13 | 1984-03-28 | Touyoubou Pet Koode Kk | 熱寸法安定性のすぐれた合成繊維の製造方法 |
-
1986
- 1986-07-21 JP JP61171136A patent/JPS6328072A/ja active Granted
-
1987
- 1987-07-21 CA CA000542616A patent/CA1294064C/en not_active Expired - Lifetime
- 1987-07-21 KR KR1019870007872A patent/KR900007049B1/ko not_active Expired
- 1987-07-21 EP EP87110547A patent/EP0257300A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| CA1294064C (en) | 1992-01-07 |
| KR880002278A (ko) | 1988-04-30 |
| EP0257300A1 (en) | 1988-03-02 |
| JPS6328072A (ja) | 1988-02-05 |
| KR900007049B1 (ko) | 1990-09-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |