JPH0324782B2 - - Google Patents
Info
- Publication number
- JPH0324782B2 JPH0324782B2 JP56189339A JP18933981A JPH0324782B2 JP H0324782 B2 JPH0324782 B2 JP H0324782B2 JP 56189339 A JP56189339 A JP 56189339A JP 18933981 A JP18933981 A JP 18933981A JP H0324782 B2 JPH0324782 B2 JP H0324782B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- algaas
- layer
- impurities
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
ガリウム砒素（GaAs）はその電子の移動度が
シリコンに比して著しく高く、高速デバイスを作
成するに適した材料である。しかしながら、良質
な絶縁層を形成することが困難であるためにシリ
コンのようなMOS（Metal−Oxide−
Semicondnctor）型の電界効果トランジスタは実
現されていない。ところが近年、絶縁層のかわり
に、ドナー不純物を添加したアルミニウムガリウ
ム砒素（AlGaAs）結晶を用いると、その界面に
担体が誘起され電界効果型トランジスタが作成で
きることがわかつてきた。第１図はこのトランジ
スタの動作領域のバンド構造図である。１３は電
極部、１２は不純物を含有するAlGaAs層、１１
は実質的に不純物を含有しないGaAs層である。
又FEはフエルミレベルを示す。第１図において
１５はこの担体であるが二次元的なポテンシヤル
の中にとじ込められている。この担体１５は、
AlGaAs１２中のドナー不純物準位１４から供給
され、不純物を含有しないGaAs中を走行するた
め、イオン化したドナー不純物とは場所的に分離
されている。その結果、不純物ポテンシヤルによ
る散乱が著しく減少し、高移動度が実現できる。
しかしながら、この高移動度の電子を用いてトラ
ンジスタを作成する場合、AlGaAs中に多量のド
ナーが添加されているために、ゲート電圧が界面
領域に有効にかからず、相互コンダクタンスを下
げる結果になつてしまう。これを防ぐためには、
MOS構造のように不純物を添加しないAlGaAs
を用いることが望ましい。しかしながら、シヨツ
トキー型のゲートの場合には、ソースおよびドレ
イン電極と、チヤンネルとの間にはMOS構造の
場合とは異なり、間隙ができている。その結果、
AlGaAsあるいはGaAs中にドナー不純物を添加
しない場合には担体がこの間隙部に誘起されず、
従つてチヤンネルとソース・ドレイン電極とを接
続することができず、トランジスタとして動作し
えない。
シリコンに比して著しく高く、高速デバイスを作
成するに適した材料である。しかしながら、良質
な絶縁層を形成することが困難であるためにシリ
コンのようなMOS（Metal−Oxide−
Semicondnctor）型の電界効果トランジスタは実
現されていない。ところが近年、絶縁層のかわり
に、ドナー不純物を添加したアルミニウムガリウ
ム砒素（AlGaAs）結晶を用いると、その界面に
担体が誘起され電界効果型トランジスタが作成で
きることがわかつてきた。第１図はこのトランジ
スタの動作領域のバンド構造図である。１３は電
極部、１２は不純物を含有するAlGaAs層、１１
は実質的に不純物を含有しないGaAs層である。
又FEはフエルミレベルを示す。第１図において
１５はこの担体であるが二次元的なポテンシヤル
の中にとじ込められている。この担体１５は、
AlGaAs１２中のドナー不純物準位１４から供給
され、不純物を含有しないGaAs中を走行するた
め、イオン化したドナー不純物とは場所的に分離
されている。その結果、不純物ポテンシヤルによ
る散乱が著しく減少し、高移動度が実現できる。
しかしながら、この高移動度の電子を用いてトラ
ンジスタを作成する場合、AlGaAs中に多量のド
ナーが添加されているために、ゲート電圧が界面
領域に有効にかからず、相互コンダクタンスを下
げる結果になつてしまう。これを防ぐためには、
MOS構造のように不純物を添加しないAlGaAs
を用いることが望ましい。しかしながら、シヨツ
トキー型のゲートの場合には、ソースおよびドレ
イン電極と、チヤンネルとの間にはMOS構造の
場合とは異なり、間隙ができている。その結果、
AlGaAsあるいはGaAs中にドナー不純物を添加
しない場合には担体がこの間隙部に誘起されず、
従つてチヤンネルとソース・ドレイン電極とを接
続することができず、トランジスタとして動作し
えない。
本発明は、このチヤンネルとソース、ドレイン
電極間の間隙領域の、禁制帯巾の広いゲート電極
側半導体、上記の例ではAlGaAs中にドナー不純
物を導入し、ゲート電極直下のチヤンネル部には
不純物を導入しないことを特徴とする電界効果ト
ランジスタである。かかる構造によつて、(1)チヤ
ンネル近傍のAlGaAs中に散乱中心になる不純物
がないために、移動度が増大する、(2)AlGaAs層
をMOSにおける絶縁層と同等の働きを持たせる
ことができるので、ゲート電圧を有効にチヤンネ
ル部に印加でき、相互コンダクタンスを増大でき
ること、(3)間隙部にはドナー不純物から担体が供
給されるので、チヤンネル部とソース、ドレイン
電極が接続でき、トランジスタとして作動する等
の特徴を有している。
電極間の間隙領域の、禁制帯巾の広いゲート電極
側半導体、上記の例ではAlGaAs中にドナー不純
物を導入し、ゲート電極直下のチヤンネル部には
不純物を導入しないことを特徴とする電界効果ト
ランジスタである。かかる構造によつて、(1)チヤ
ンネル近傍のAlGaAs中に散乱中心になる不純物
がないために、移動度が増大する、(2)AlGaAs層
をMOSにおける絶縁層と同等の働きを持たせる
ことができるので、ゲート電圧を有効にチヤンネ
ル部に印加でき、相互コンダクタンスを増大でき
ること、(3)間隙部にはドナー不純物から担体が供
給されるので、チヤンネル部とソース、ドレイン
電極が接続でき、トランジスタとして作動する等
の特徴を有している。
AlGaAsおよびGaAsからなるヘテロ構造電界
効果トランジスタの場合には、GaAsとAlGaAs
との伝導帯の界面での差が約0.3eVであり、シヨ
ツトキー障壁が約0.6eV程度である。従つて、不
純物を添加しないAlGaAsを用いた場合には、ゲ
ート電圧をかけない状態ではチヤンネルが形成さ
れない。第２図にこの場合のバンド構造図を示
す。１３はやはり電極部、１２はAlGaAs層、１
１はGaAs層で、FEはフエルミレベルを示してい
る。第２図の場合、ノーマリオフ状態であり、ゲ
ートに正の電圧をかけることによつてチヤンネル
が形成される。すなわちエンハンスメント型のト
ランジスタとなる。一方、従来型の、不純物を添
加したAlGaAsを使用する場合には、ノーマリオ
ンで、デプレーシヨン型のトランジスタになる。
しかし、後者の場合でも、AlGaAs層を著しく薄
く（〜500Å）すると、シヨツトキー障壁による
空乏層１６がAlGaAs金属に伸び、ノーマリオフ
型が実現される。これら従来の二つのタイプのト
ランジスタを組合せることにより、集積回路を作
製することができるが、エンハンスメント型はエ
ツチングによりAlGaAsを薄くし、デプレツシヨ
ン型はAlGaAsを厚くするといつた構造にしなけ
ればならない。従つて同一基板上に両者を作るの
は手数がかかるとともに、エツチングの精度が低
いために特性のバラツキを生ずるといつた欠点が
ある。
効果トランジスタの場合には、GaAsとAlGaAs
との伝導帯の界面での差が約0.3eVであり、シヨ
ツトキー障壁が約0.6eV程度である。従つて、不
純物を添加しないAlGaAsを用いた場合には、ゲ
ート電圧をかけない状態ではチヤンネルが形成さ
れない。第２図にこの場合のバンド構造図を示
す。１３はやはり電極部、１２はAlGaAs層、１
１はGaAs層で、FEはフエルミレベルを示してい
る。第２図の場合、ノーマリオフ状態であり、ゲ
ートに正の電圧をかけることによつてチヤンネル
が形成される。すなわちエンハンスメント型のト
ランジスタとなる。一方、従来型の、不純物を添
加したAlGaAsを使用する場合には、ノーマリオ
ンで、デプレーシヨン型のトランジスタになる。
しかし、後者の場合でも、AlGaAs層を著しく薄
く（〜500Å）すると、シヨツトキー障壁による
空乏層１６がAlGaAs金属に伸び、ノーマリオフ
型が実現される。これら従来の二つのタイプのト
ランジスタを組合せることにより、集積回路を作
製することができるが、エンハンスメント型はエ
ツチングによりAlGaAsを薄くし、デプレツシヨ
ン型はAlGaAsを厚くするといつた構造にしなけ
ればならない。従つて同一基板上に両者を作るの
は手数がかかるとともに、エツチングの精度が低
いために特性のバラツキを生ずるといつた欠点が
ある。
本発明のトランジスタを使用すれば、集積化す
る場合には、上記の問題が解決される。すなわ
ち、エンハンスメント型の本発明トランジスタを
複数個作成する過程で必要なトランジスタにのみ
例えばイオン打込み法において不純物を導入し、
ポテンシヤル形状を変化させて、ゲートの閾値を
変えるか、必要ならばノーマリオンになるまで不
純物濃度を上げてデプレーシヨン型のトランジス
タにすればよい。この際、イオン打込みによつて
形成される格子欠陥の影響、不純物そのものによ
る担体の散乱確率の増大を防ぐために、イオンの
平均飛程がヘテロ界面より、300Å以上離してイ
オン打込みを行うことが肝要である。イオン打込
みは不純物量を精度よく制御できるため、閾値の
制御によく利用されている技術であり、従つて従
来のエツチング法よりもはるかに精度よく、しか
も特性のバラツキを少くすることが可能である。
る場合には、上記の問題が解決される。すなわ
ち、エンハンスメント型の本発明トランジスタを
複数個作成する過程で必要なトランジスタにのみ
例えばイオン打込み法において不純物を導入し、
ポテンシヤル形状を変化させて、ゲートの閾値を
変えるか、必要ならばノーマリオンになるまで不
純物濃度を上げてデプレーシヨン型のトランジス
タにすればよい。この際、イオン打込みによつて
形成される格子欠陥の影響、不純物そのものによ
る担体の散乱確率の増大を防ぐために、イオンの
平均飛程がヘテロ界面より、300Å以上離してイ
オン打込みを行うことが肝要である。イオン打込
みは不純物量を精度よく制御できるため、閾値の
制御によく利用されている技術であり、従つて従
来のエツチング法よりもはるかに精度よく、しか
も特性のバラツキを少くすることが可能である。
実施例 １
第３図ａ〜ｃに主要工程を示す。
半絶縁性GaAs基板２１上に、分子線エピタキ
シー法を用いて、不純物を故意には添加しない
GaAs層２２を約1μm（通常、5000Å〜1.5μm程度
としている。）を基板温度580℃にて成長したの
ち、AlとGaとの組成比が約0.3：0.7になる
AlGaAs層２３を1200Å（大略500〜5000Åの範
囲で選択している。）成長させる。いずれの層に
も不純物は特に添加しないが、GaAs層２２中で
のドナー濃度は約１×1015cm-3であつた。
シー法を用いて、不純物を故意には添加しない
GaAs層２２を約1μm（通常、5000Å〜1.5μm程度
としている。）を基板温度580℃にて成長したの
ち、AlとGaとの組成比が約0.3：0.7になる
AlGaAs層２３を1200Å（大略500〜5000Åの範
囲で選択している。）成長させる。いずれの層に
も不純物は特に添加しないが、GaAs層２２中で
のドナー濃度は約１×1015cm-3であつた。
上記のエピタキシヤル層上に、ゲート電極２８
となる金属、例えばTi；Ｗを約2μm厚をつけた
後、この金属電極をイオン打込みの際のマスクと
して（セルフアライン）Siイオン３１を70KeV
で２×1013cm-2打込む。イオン打込みにより発生
した格子欠陥を除去し、イオンを活性化させるた
めに、750℃、30分間のアニールを行なつた。第
３図ｂに２４として示したのがこの不純物領域で
ある。イオンの活性化率を高めるためには850℃
の高温でアニールする方が望ましいが、
AlGaAs，GaAs界面のボケを防ぎ、また不純物
の拡散を防ぐために上記の温度でアニールは行な
つている。
となる金属、例えばTi；Ｗを約2μm厚をつけた
後、この金属電極をイオン打込みの際のマスクと
して（セルフアライン）Siイオン３１を70KeV
で２×1013cm-2打込む。イオン打込みにより発生
した格子欠陥を除去し、イオンを活性化させるた
めに、750℃、30分間のアニールを行なつた。第
３図ｂに２４として示したのがこの不純物領域で
ある。イオンの活性化率を高めるためには850℃
の高温でアニールする方が望ましいが、
AlGaAs，GaAs界面のボケを防ぎ、また不純物
の拡散を防ぐために上記の温度でアニールは行な
つている。
なお、上記ドナー不純物としてはSiの外にGe，
Sn，Te，Se，Ｓ等を用いることが出来る。大略
1013〜1014cm-3の程度をイオン打込みする不純物
濃度はキヤリアをどの程度生ぜしめるか、即ち装
置の要求される特性に応じて設定される。イオン
打込みのエネルギーは打込み元素に応じて異なる
が、50〜200KeV程度の範囲を使用する。
Sn，Te，Se，Ｓ等を用いることが出来る。大略
1013〜1014cm-3の程度をイオン打込みする不純物
濃度はキヤリアをどの程度生ぜしめるか、即ち装
置の要求される特性に応じて設定される。イオン
打込みのエネルギーは打込み元素に応じて異なる
が、50〜200KeV程度の範囲を使用する。
次にイオン打込み層とつながつて、ソース２５
およびドレイン電極領域２６を、通常の合金法に
て形成し、さらに電極金属Al２９，３０を形成
して、電界効果トランジスタを作成した。なお、
３２は界面に誘起されたキヤリアを示している。
およびドレイン電極領域２６を、通常の合金法に
て形成し、さらに電極金属Al２９，３０を形成
して、電界効果トランジスタを作成した。なお、
３２は界面に誘起されたキヤリアを示している。
なお、ソースおよびドレイン領域の形成は、た
とえばAu−Ge合金（2000Å）−Ni（100Å）−Au
−Ge合金（3000Å）を所定部分に積層し、H2
中、400℃、５分程度加熱することによつて形成
される。
とえばAu−Ge合金（2000Å）−Ni（100Å）−Au
−Ge合金（3000Å）を所定部分に積層し、H2
中、400℃、５分程度加熱することによつて形成
される。
このようにして作形したトランジスタは、
AlGaAs中に２×1018cm-3程度ドナーを添加して
作成した従来型のヘテロ接合電界効果トランジス
タに比して、移動度で約1.5倍、相互コンダクタ
ンスでは約３倍の性能がえられた。
AlGaAs中に２×1018cm-3程度ドナーを添加して
作成した従来型のヘテロ接合電界効果トランジス
タに比して、移動度で約1.5倍、相互コンダクタ
ンスでは約３倍の性能がえられた。
なお、AlGaAsよりも化学的に安定なGaAsを
AlGaAs上にわずかに成長させることも、トラン
ジスタ作成効率を増加せしめることに有効である
ことは、従来法と同じである。厚さとしては300
Å〜2000Å程度である。
AlGaAs上にわずかに成長させることも、トラン
ジスタ作成効率を増加せしめることに有効である
ことは、従来法と同じである。厚さとしては300
Å〜2000Å程度である。
実施例 ２
ウエハー上に集積回路を作つた例を述べる。こ
の実施例での基本となる構成は、エンハンスメン
ト型とデプレーシヨン型の電界効果トランジスタ
の対である。まず、実施例１と同様に半絶縁性
GaAs基板２１上に分子線エピタキシヤル法で
GaAs層２２を約1μm、GaAlAs層２３を約1200
Å成長させる。次いでトランジスタとなるべき領
域のうち、デプレーシヨン型のトランジスタとな
るべき域へ、Siイオン２４を70KeVで２×1013cm
-3打込む。この場合、GaAlAs層２３のみにイオ
ン打込みするのがより好ましいことは前述した通
りである。その後、ゲート電極２８を形成したの
ち、これをマスクに２回目のイオン打込みを実施
例１と同一の条件で、両方の、トランジスタとな
るべき領域２７に打込み、同様のアニールによつ
て不純物を活性化することにより、エンハンスメ
ント型とデプレーシヨン型のトランジスタを同時
に作成することができた。
の実施例での基本となる構成は、エンハンスメン
ト型とデプレーシヨン型の電界効果トランジスタ
の対である。まず、実施例１と同様に半絶縁性
GaAs基板２１上に分子線エピタキシヤル法で
GaAs層２２を約1μm、GaAlAs層２３を約1200
Å成長させる。次いでトランジスタとなるべき領
域のうち、デプレーシヨン型のトランジスタとな
るべき域へ、Siイオン２４を70KeVで２×1013cm
-3打込む。この場合、GaAlAs層２３のみにイオ
ン打込みするのがより好ましいことは前述した通
りである。その後、ゲート電極２８を形成したの
ち、これをマスクに２回目のイオン打込みを実施
例１と同一の条件で、両方の、トランジスタとな
るべき領域２７に打込み、同様のアニールによつ
て不純物を活性化することにより、エンハンスメ
ント型とデプレーシヨン型のトランジスタを同時
に作成することができた。
なお、上記トナー不純物としてはSiの外にGe，
Sn，Te，Se，Ｓ等を用いることが出来る。大略
1013〜1014cm-3の程度をイオン打込みする不純物
濃度はキヤリアをどの程度生ぜしめるか、即ち装
置の要求される特性に応じて設定される。イオン
打込みのエネルギーは打込み元素に応じて異なる
が、50〜200KeV程度の範囲を使用する。
Sn，Te，Se，Ｓ等を用いることが出来る。大略
1013〜1014cm-3の程度をイオン打込みする不純物
濃度はキヤリアをどの程度生ぜしめるか、即ち装
置の要求される特性に応じて設定される。イオン
打込みのエネルギーは打込み元素に応じて異なる
が、50〜200KeV程度の範囲を使用する。
又、ソースおよびドレイン領域の形成は、たと
えばAu−Ge合金（2000Å）−Ni（100Å）Au−Ge
合金（3000Å）を所定部分に積層し、H2中、400
℃、５分程度加熱することによつて形成される。
えばAu−Ge合金（2000Å）−Ni（100Å）Au−Ge
合金（3000Å）を所定部分に積層し、H2中、400
℃、５分程度加熱することによつて形成される。
以上の実施例ではGaAs−GaAlAs系で構成し
た半導体装置に関して説明したが、他のヘテロ接
合を構成する材料も適当である。たとえば、Aly
Ga1-yAs−AlxGa1-xAs，GaAs−AlGaAsP，InP
−InGaAsP，InP−InGaAs，InAs−GaAsSb等
である。
た半導体装置に関して説明したが、他のヘテロ接
合を構成する材料も適当である。たとえば、Aly
Ga1-yAs−AlxGa1-xAs，GaAs−AlGaAsP，InP
−InGaAsP，InP−InGaAs，InAs−GaAsSb等
である。
本発明をとりまとめると次の通りである。
１ 第１の半導体層と第２の半導体層とがヘテロ
接合を形成して配され、第１の半導体層の禁止
帯幅は第２の半導体層のそれより小さくなつて
おり、第１の半導体層と電子的に接続された少
なくとも一対の電極と、前記ヘテロ接合近傍に
生ずるキヤリアの制御手段とを少なくとも有す
る半導体装置において、前記第１の半導体層は
ゲート電極下にはドナー又はアクセプタとなる
不純物を1015cm-3以下しか含まず、且ソース、
又はソースおよびドレインに隣接する領域には
当該不純物を1016cm-3以上含有することを特徴
とするものである。
接合を形成して配され、第１の半導体層の禁止
帯幅は第２の半導体層のそれより小さくなつて
おり、第１の半導体層と電子的に接続された少
なくとも一対の電極と、前記ヘテロ接合近傍に
生ずるキヤリアの制御手段とを少なくとも有す
る半導体装置において、前記第１の半導体層は
ゲート電極下にはドナー又はアクセプタとなる
不純物を1015cm-3以下しか含まず、且ソース、
又はソースおよびドレインに隣接する領域には
当該不純物を1016cm-3以上含有することを特徴
とするものである。
導入した不純物に基因してヘテロ接合近傍に
不純物領域に対応してキヤリアが生ずる。キヤ
リア発生の基本原理は第１図に示したものと同
様である。
不純物領域に対応してキヤリアが生ずる。キヤ
リア発生の基本原理は第１図に示したものと同
様である。
２ 第１の半導体層と第２の半導体層とがヘテロ
接合を形成して配され、第１の半導体層の禁止
帯幅は第２の半導体層のそれより小さくなつて
おり、第１の半導体層と電子的に接続された少
なくとも一対の電極と、前記ヘテロ接合近傍に
生ずるキヤリアの制御手段とを少なくとも有す
る半導体装置において、少なくとも前記第１の
半導体層（又は第１および第２の半導体層の双
方）の少なくともゲート直下部分を含む領域に
不純物を1016cm-3以上導入することを特徴とす
る。
接合を形成して配され、第１の半導体層の禁止
帯幅は第２の半導体層のそれより小さくなつて
おり、第１の半導体層と電子的に接続された少
なくとも一対の電極と、前記ヘテロ接合近傍に
生ずるキヤリアの制御手段とを少なくとも有す
る半導体装置において、少なくとも前記第１の
半導体層（又は第１および第２の半導体層の双
方）の少なくともゲート直下部分を含む領域に
不純物を1016cm-3以上導入することを特徴とす
る。
導入した不純物に基因してヘテロ接合近傍に
不純物領域に対応してキヤリアが生ずる。
不純物領域に対応してキヤリアが生ずる。
また、第１項で述べた如き技術を併用、即ち
ソース、又はソースおよびドレインに隣接する
領域に当該不純物を1016cm-3以上含有せしめる
のが良い。
ソース、又はソースおよびドレインに隣接する
領域に当該不純物を1016cm-3以上含有せしめる
のが良い。
３ 前記の半導体装置両者を集積回路の要素とな
すことが可能である。
すことが可能である。
４ そして、集積化するに当つて前記第１項と第
２項に記した半導体装置の各々を配し、第１項
の装置をノーマリオフ、第２項の装置をノーマ
リオンのトランジスタとして動作させることが
できる。
２項に記した半導体装置の各々を配し、第１項
の装置をノーマリオフ、第２項の装置をノーマ
リオンのトランジスタとして動作させることが
できる。
５ 前述のドナー或いはアクセプタとなる不純物
の導入はイオン打込み法に依るのが良い。そし
て特に第２項に記したゲート直下部分を含む領
域に不純物を導入するに際し、イオンの平均飛
程が、半導体ヘテロ接合部よりゲート側にバツ
フア層を残して、たとえば300Å以上離れるよ
うなイオン打込みを行なうのが良い。
の導入はイオン打込み法に依るのが良い。そし
て特に第２項に記したゲート直下部分を含む領
域に不純物を導入するに際し、イオンの平均飛
程が、半導体ヘテロ接合部よりゲート側にバツ
フア層を残して、たとえば300Å以上離れるよ
うなイオン打込みを行なうのが良い。
第１図は従来型ヘテロ接合型電界効果トランジ
スタのエネルギーダイヤグラムである。第２図は
本発明に係わるトランジスタのエネルギーダイア
グラムを示す。第３図ａ〜ｃは電界効果トランジ
スタの製造工程を示す装置断面図、第４図ａ〜ｄ
は集積回路を構成する場合の製造工程を示す装置
断面図である。 ２１……半絶縁性GaAs基板、２２……GaAs
エピタキシヤル層、２３……AlGaAsエピタキシ
ヤル層、２４……１回目のイオン打込みで導入し
たSi不純物、２５，２６……ソースおよびドレイ
ン領域、２７……２回目のイオン打込みで導入し
たSi、２８……ゲート電極、２９……配線用金
属、３１……界面に誘起された担体。
スタのエネルギーダイヤグラムである。第２図は
本発明に係わるトランジスタのエネルギーダイア
グラムを示す。第３図ａ〜ｃは電界効果トランジ
スタの製造工程を示す装置断面図、第４図ａ〜ｄ
は集積回路を構成する場合の製造工程を示す装置
断面図である。 ２１……半絶縁性GaAs基板、２２……GaAs
エピタキシヤル層、２３……AlGaAsエピタキシ
ヤル層、２４……１回目のイオン打込みで導入し
たSi不純物、２５，２６……ソースおよびドレイ
ン領域、２７……２回目のイオン打込みで導入し
たSi、２８……ゲート電極、２９……配線用金
属、３１……界面に誘起された担体。
Claims (1)
- 【特許請求の範囲】 １ 第１の半導体層と第２の半導体層とがヘテロ
接合を形成して配され、第１の半導体層の禁止帯
幅は第２の半導体層のそれより小さくなつてお
り、第１の半導体層と電子的に接続された少なく
とも一対の電極と、前記ヘテロ接合近傍に生ずる
キヤリアの制御手段とを少なくとも有する半導体
装置において、前記第１の半導体層はゲート電極
下には実質的に不純物を含有せず、且ソース、又
はソースおよびドレインに隣接する領域には不純
物を1016cm-3以上含有することを特徴とする半導
体装置。 ２ 前記第１の半導体層のゲート電極下における
不純物濃度が1015cm-3以下であることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 ３ 前記第２の半導体層はゲート電極下には実質
的に不純物を含有しないことを特徴とする特許請
求の範囲第１項または第２項記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189339A JPS5891682A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
| US06/444,233 US4559547A (en) | 1981-11-27 | 1982-11-24 | Semiconductor device |
| DE8282110954T DE3279749D1 (en) | 1981-11-27 | 1982-11-26 | Hetero-junction semiconductor device |
| CA000416463A CA1195436A (en) | 1981-11-27 | 1982-11-26 | Semiconductor device |
| EP82110954A EP0080714B1 (en) | 1981-11-27 | 1982-11-26 | Hetero-junction semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189339A JPS5891682A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5891682A JPS5891682A (ja) | 1983-05-31 |
| JPH0324782B2 true JPH0324782B2 (ja) | 1991-04-04 |
Family
ID=16239679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56189339A Granted JPS5891682A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4559547A (ja) |
| EP (1) | EP0080714B1 (ja) |
| JP (1) | JPS5891682A (ja) |
| CA (1) | CA1195436A (ja) |
| DE (1) | DE3279749D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168677A (ja) * | 1983-03-14 | 1984-09-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS605570A (ja) * | 1983-06-09 | 1985-01-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60136380A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置 |
| JPS60239066A (ja) * | 1984-05-11 | 1985-11-27 | Hitachi Ltd | 半導体装置 |
| NL8500218A (nl) * | 1985-01-28 | 1986-08-18 | Philips Nv | Halfgeleiderinrichting met tweedimensionaal ladingsdragergas. |
| US4652896A (en) * | 1985-06-27 | 1987-03-24 | The United States Of America As Represented By The Secretary Of The Air Force | Modulation doped GaAs/AlGaAs field effect transistor |
| US4672414A (en) * | 1985-06-28 | 1987-06-09 | Texas Instruments Incorporated | Planar heterojunction bipolar device and method |
| USH411H (en) | 1985-08-28 | 1988-01-05 | United States Of America | Quasi-accumulation mode FET |
| FR2592739B1 (fr) * | 1986-01-06 | 1988-03-18 | Brillouet Francois | Structure semi-conductrice monolithique d'un laser et d'un transistor a effet de champ et son procede de fabrication |
| JP2557373B2 (ja) * | 1986-04-05 | 1996-11-27 | 住友電気工業株式会社 | 化合物半導体装置 |
| US4903092A (en) * | 1986-08-12 | 1990-02-20 | American Telephone And Telegraph Company, At&T Bell Laboratories | Real space electron transfer device using hot electron injection |
| EP0622834A3 (en) * | 1993-04-30 | 1998-02-11 | International Business Machines Corporation | Method to prevent latch-up and improve breakdown voltage in SOI MOSFETS |
| KR0137601B1 (ko) * | 1994-09-16 | 1998-04-28 | 양승택 | 전자의 간섭성을 이용한 양자간섭 트랜지스터 |
| JP4744109B2 (ja) | 2004-07-20 | 2011-08-10 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| DE102013218134A1 (de) | 2013-09-11 | 2015-03-12 | Evonik Industries Ag | Beschichtungsmittel enthaltend Polysiloxan-Quats |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4157556A (en) * | 1977-01-06 | 1979-06-05 | Varian Associates, Inc. | Heterojunction confinement field effect transistor |
| US4163237A (en) * | 1978-04-24 | 1979-07-31 | Bell Telephone Laboratories, Incorporated | High mobility multilayered heterojunction devices employing modulated doping |
| FR2465317A2 (fr) * | 1979-03-28 | 1981-03-20 | Thomson Csf | Transistor a effet de champ a frequence de coupure elevee |
| DE2913068A1 (de) * | 1979-04-02 | 1980-10-23 | Max Planck Gesellschaft | Heterostruktur-halbleiterkoerper und verwendung hierfuer |
| US4236166A (en) * | 1979-07-05 | 1980-11-25 | Bell Telephone Laboratories, Incorporated | Vertical field effect transistor |
| FR2465318A1 (fr) * | 1979-09-10 | 1981-03-20 | Thomson Csf | Transistor a effet de champ a frequence de coupure elevee |
| DE3072175D1 (de) * | 1979-12-28 | 1990-04-26 | Fujitsu Ltd | Halbleitervorrichtungen mit heterouebergang. |
-
1981
- 1981-11-27 JP JP56189339A patent/JPS5891682A/ja active Granted
-
1982
- 1982-11-24 US US06/444,233 patent/US4559547A/en not_active Expired - Lifetime
- 1982-11-26 EP EP82110954A patent/EP0080714B1/en not_active Expired
- 1982-11-26 CA CA000416463A patent/CA1195436A/en not_active Expired
- 1982-11-26 DE DE8282110954T patent/DE3279749D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| CA1195436A (en) | 1985-10-15 |
| EP0080714A2 (en) | 1983-06-08 |
| DE3279749D1 (en) | 1989-07-06 |
| EP0080714B1 (en) | 1989-05-31 |
| JPS5891682A (ja) | 1983-05-31 |
| US4559547A (en) | 1985-12-17 |
| EP0080714A3 (en) | 1985-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6121153A (en) | Semiconductor device having a regrowth crystal region | |
| KR920003799B1 (ko) | 반도체 장치 | |
| US4673959A (en) | Heterojunction FET with doubly-doped channel | |
| US4559547A (en) | Semiconductor device | |
| JPS6356710B2 (ja) | ||
| JP4631104B2 (ja) | 半導体装置の製造方法 | |
| KR910006698B1 (ko) | 반도체 장치 | |
| US5413947A (en) | Method for manufacturing a semiconductor device with an epitaxial void | |
| JP3653652B2 (ja) | 半導体装置 | |
| JP3304343B2 (ja) | 電界効果トランジスタ | |
| JP2503594B2 (ja) | 半導体集積装置及びその製造方法 | |
| JPS60136380A (ja) | 半導体装置 | |
| JPH0810701B2 (ja) | 接合型電界効果トランジスタの製造方法 | |
| JPH0226781B2 (ja) | ||
| JPS6143443A (ja) | 半導体装置の製造方法 | |
| JPS60140875A (ja) | 半導体装置 | |
| JP2834172B2 (ja) | 電界効果トランジスタ | |
| JP2616032B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS60143673A (ja) | 半導体装置 | |
| JPH04207040A (ja) | 半導体装置 | |
| JPS6251268A (ja) | 半導体装置 | |
| JP2000307100A (ja) | 電界効果半導体装置 | |
| JPS60134480A (ja) | 半導体装置 | |
| JPS6251267A (ja) | 半導体装置 | |
| JPH06295926A (ja) | 電界効果トランジスタを含む半導体装置 |