JPH0260262A - Ｆｓｋ復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第６図〜第９図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第５図） 発明の効果 〔概要〕 ＦＳＫ復調回路に関し、 多数決判定回路による判定結果の出力を復調信号として
出力することを目的とし、 ＦＳＫ変調波に対して互いに直交する二つの搬送波を乗
算して変調符号に対応して位相関係が直交する二信号出
力を得る位相検出手段を具備するＦＳＫ復調回路におい
て、二信号出力のそれぞれの一方の立ち上がり及び立ち
下がりエツジにより他方の信号値をサンプリングして４
つの二値信号を得るサンプリング手段と、もう一度、変
調符号をクロックにより細かくサンプリングするレジス
タ手段と、レジスタ手段の出力を多数決判定する多数決
判定手段と、多数決判定手段において多数決判定が行わ
れたとき判定結果の出力を復調信号として出力し、多数
決判定において’ＩＪと「０」が同数であったとき直前
の判定値を保持する保持手段を具備したもの。

〔産業上の利用分野〕

本発明は、Ｆ　Ｓ　Ｋ　（Ｆｒｅｑｕｅｎｃｙ　５ｈｉ
ｆｔ　Ｋｅｙｉｎｇ）信号の復調回路に係り、特に、ノ
イズ等に基づく誤りの発住を低減することができるＦＳ
Ｋ復調回路に関する。

ＦＳＫ方式はデジタルＦＭ変調の一方式であって、２値
符号の「０」、「１」に対してそれぞれ「１、ｆ２の周
波数を対応させて情報の伝送を行うものであり、デジタ
ル情報の伝達方式として重要視されているものである。

〔従来の技術〕

第６図は従来のＦＳＫ復調回路の基本的構成を示した図
である。第６図において、１０は局部発振器、１１は局
部発振器の信号を直交位相で二分するハイブリッド、１
２．１３はＩｃｈ、Ｑｃｈのミキサ、１４．１５は低域
通過フィルタ（ＬＰＦ）、１６、Ｉ７は波形整形回路（
ＣＯＭＰ）、１８は位相を検出する復調回路である。

今、受信信号を ｒ　（ｔ）＝ｃｏｓ　（ωｃ＋ａ　ｉｎａ）ＬωＣ：Ｒ
送波 ωｄ：変調度 ａｉ＝−１−１（データ「１」のとき）ａｉ＝−１（デ
ータ［Ｏ」のとき） とすると、この信号はミキサ１２．１３に入力され、そ
れぞれｓ　ｉｎａ＞ｃＬ、ＣＯ３ωＣ１と乗積されるこ
とによって、低域通過フィルタ１４．１５に低周波成分
からなるＩｃｈ、Ｑｃｈの出力と。

して、 ｄ　Ｉ　　（Ｌ）　　＝−ｓ　　ｉ　ｎ　　（ａ　　ｉ
ｎａ　ｔ）＝−ａ　　ｉｓ　　ｉｎａ＋ｄｔ ｄＱ　（ｔ）　　＝ｃ　ｏ　ｓ　　（ａ　　ｉａ＋ｄ　
Ｌ）＝ＣＯＳ　ωｄＬ を得る。さらに、復調回路１８において両出力の位相関
係を検出することによって再生データａｉを復調する。

この両出力ｄｌ、ｄＱからもとのデータａｉを得るため
の方法、すなわち第６図における復調回路１８の構成に
はいくつかの方法があるが、以下に代表的な二つの方法
を説明する。

（１）移相器と乗算器とを用いる方法 第７図はこの場合の構成例番示したものである。

第７図において、１９はπ／２移相器であり、２０は乗
算器、２１は低域通過フィルタ（ＬＰＦ）、２２は波形
整形回路（ＣＯＭＰ）である。

入力ｄｌを移相器１９をへてπ／２移和した信号ｄ■′
は、 ｄｒ’　　＝−ａｉｓｉｎ　　（ａｓｄ　　む　＋　π
／２　）＝−ａｉｃｏｓａ＞ｄｔ となる、この信号ｄｌと入力ｄＱとを乗算器２０で乗算
することによって、 ｄｌ’　　−ｄＱ＝−ａｉｃｏｓ”ωｄｔ＝−ａ　ｉ　
　（１＋ｃｏｓ２ωｄＬ）／２を得る。さらに、この出
力ｄｌ　・ｄＱを低域通過フィルタ２１を経て平滑化す
ることにより、Ｃｏ５２ωｄＬ／２を抑圧した出力の正
負を、波形整形回路２２で識別することによって、原信
号ａｉを再生する。

（２）Ｄ−フリップフロップを用いる方法第８図はこの
場合の構成を示したものであって、２３．２４は波形整
形回路、２５はＤ−フリップフロップ（Ｄ−ＦＦ）であ
る。

また、第９図はこの場合の各部の信号を示すタイムチャ
ートである。第８図、第９図を参照して、この従来例の
動作を説明する。第８図において、ｄｌ、ｄＱ両信号は
、それぞれ波形整形回！２３、２４を経て二値信号に変
換され、出力Ｄｉ、Ｄｑを得る。そして、この信号をＤ
−ＦＦ２５に加える。例えば、出力ＤｉをＤ−ＦＦのデ
ータ端子りに加え、出力Ｄ９を同じくクロック端子ＣＫ
に加えることによって、信号Ｄｉを信号Ｄｑの立ち上が
りエツジによってサンプリングし、その出力を端子Ｑに
得る。（信号Ｄｉ、Ｄｑの関係は逆でもよい。） このときＤ−ＦＦ２５のデータ端子Ｄ、クロック端子Ｃ
Ｋの移相関係は、原信号ａｉに対応して第９図（ａ）、
（ｂ）のようになり、したがってＤ−ＦＦ２５の出力端
子Ｑには原信号ａｉが再生される。

〔発明が解決しようとする課題〕

ところが、上述の従来例のうち、（１）の移相器と乗算
器とを用いる方法では、ベースバンド信号ｄＩの移相を
遅延させる移相器１９の実現が困難であるという課題が
ある。すなわち信号ｄｌの周波数は変調度に等しい通常
数ｋＨｚ程度であるため、このような低周波数で正確に
π／２移和する移相器の製作が困難であ°る。

また、（２）のＤ−ＦＦを用いる方法の場合は、回路構
成が比較的筒車なため実現性が高いが、フィルタ等を有
していないため、ノイズによって出力Ｑに誤りを生じや
すいという課題を有している。

本発明はこのような点に鑑みてなされたものであり、回
路構成が容易でしかもノイズ等による誤りの発生が少な
いＦＳＫ復調回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理的構成を示したものである。

図において、■は移相検出手段であって、ＦＳＫ復調波
に対して互いに直交する二つの搬送波を乗算して、変調
符号に対応して位相関係が変化する直交した二信号出力
を得るものである。これは、例えば第６図の従来例にお
ける信号Ｄｉ、Ｄｑを得るまでの構成（入力から波形整
形回路１６．１７まで）と同じでよい。

２１〜２４はサンプリング手段であって、二信号出力の
それぞれの一方の立ち上がり、及び立ち下がりエツジに
よって他方の信号値をサンプリングして４つの二値信号
を得るものである。

３はシフトレジスタ回路であって、サンプリング手段２
１〜２４でサンプリングされた４つの二値信号を外部ク
ロックにより、もう一度サンプリングした結果を出力す
る。

４は多数決判定手段であって、３つのシフトレジスタ回
路でもう一度サンプリングした４つのブタ信号の多数決
判定を行って判定結果の出力を発生するものである。

５は保持手段であって、多数決判定手段４において多数
決判定が行われたときに、この判定結果の出力を再生デ
ータとして出力し、多数決判定において「１」と「０」
とが同数であったときは、直前の判定値を保持するもの
である。６はエツジ検出手段であり、■データ期間を検
出して、シフトレジスタ３、多数決判定手段４をリセッ
トするものである。

〔作用〕

ＦＳＫ変調波入力は、位相検出手段Ｉによって、変調符
号に対応して位相関係が変化する直交する２信号出力Ｄ
ｉ、Ｄｑとして検出される。ついで、この２信号出力Ｄ
ｉ、Ｄｑをサンプリング手段２１〜２に入力し、第２図
に示すように、信号ＤＩ、Ｄ９のそれぞれの一方の立ち
上がりおよび立ち下がりエツジＬ１、Ｌ２、Ｌ３、Ｌ４
で他方をサンプリングして４つの２値信号Ａ、Ｂ、Ｃ，
Ｄを得る。さらに、この４つのサンプリングされた２値
信号Ａ、Ｂ、Ｃ，Ｄをシフトレジスタ３に入力して、第
３図に示すように、外部クロックによってサンプリング
し、この結果を多数決判定手段４に人力する。その結果
によって信号の「１」、［ＯＪを判定する。

例えば、サンプリング信号の期間ＴＩでは、０：５で「
１」が多いので、この期間は「１」と判断され、サンプ
リング信号の期間Ｔ２では、途中にノイズＮがあるもの
の、４：１で「０」が多いので、この期間は「０」と判
定される。このようなサンプリングと多数決判定を各２
値信号Ａ、Ｂ、Ｃ，Ｄに対して行い、さらに、この２値
信号Ａ、Ｂ、Ｃ，Ｄの判定結果を多数決論理にかけ、再
生データとする。

２値信号Ａ、ＢＳＣ，Ｄは、４つであるため、多数決を
とると、「１」と「Ｏ」が同数という場合が生ずるが、
このときは、保持手段５によって直前の結果を出力する
。

このように、本発明では２値信号として、位相検出手段
の考えう°る全ての場合である４つの場合のサンプリン
グ結果をもとに、さらに、各サンプリング結果について
、多数決論理によって「０」、「ｌ」を判定しているの
で、ノイズ等に基づく誤りの発生を低減することができ
る。

〔実施例〕

第３図は、本発明の一実施例を示す。

第３図において、ＤＩ、Ｄ＠は本発明の原理図として説
明した第１図の位相検出手段１の出力であり、３１〜３
４はＤ−フリップフロップＣＤ−ＦＦ）、３５．３６は
インバータである。このＤＦＦ３１〜３４、インバータ
３５．３６はそれぞれ第１図のサンプリング手段２１〜
２４に対応している。また、３８〜４１はシフトレジス
タであり、第１図のシフトレジスタ３に対応しており、
４２はリードオンリーメモリ　（ＲＯＭ）であり、これ
は第１図の多数決判定回路に対応している。

３７はＲＣ回路と反排他的オアゲートからなるエツジ検
出回路、４３はＲＣ回路からなる遅延回路、４４はラッ
チ回路である。遅延回路４３、ラッチ回路４４によって
第１図の保持手段５を構成している。

以下第３図を参照して、この発明によるＦＣＫ復調回路
の動作を説明する。

２値化された前述の位相検出結果の信号り、は、Ｄ−Ｆ
Ｆ３１のデータ端子りとＤ−ＦＦ３２のクロック端子Ｇ
Ｋに加えられると共に、インバータ３５を経て反転して
Ｄ−ＦＦ３３のデータ端子りとＤＦ−ＦＦ３４のクロッ
ク端子ＣＫに加えられる。

また、信号り、はＤ−ＦＦ３１のクロック端子ＣＫとＤ
−ＦＦ３２のデータ端子りに加えられると共に、インバ
ータ３６を経て反転してＩ）−ＦＦ３３のクロック端子
ＣＫとＤ−ＦＦ３４のデータ端子りに加えられる。

これによれば、Ｄ−ＦＦ３１では、信号り、の立ち上が
りで信号ＤＩをサンプリングして（第２図（Ａ）の１２
）信号Ａを得ることとなり、ＤＦＦ３２では、信号Ｄ＋
の立ち上がりで信号り。

をサンプリングしく第２図（Ａ）のｔｌ）、その出力を
反転して信号Ｂを得ることになる。

また、Ｄ−ＦＦ３３では、信号り、をインバータ３５に
よって反転してクロック端子ＣＫに加え、信号り、をイ
ンバータ３６によって反転してデータ端子りに加えてい
るので、信号り、の立ち下がりで「信号Ｄ＋を反転した
信号」をサンプリングして（第２図（Ａ）のＬ４）、信
号Ｂを得ることとなり、これと同様、Ｄ−ＦＦ３４では
、信号り、をインバータ３６によって反転してクロック
端子ＣＫに加え、信号Ｄ０をインバータ３５によって反
転してデータ端子りに加えているので、信号Ｄ１の立ち
下がりで［信号Ｄ０を反転した信号Ｊをサンプリングし
く第２図（Ａ）のｔ３）、その出力を反転して信号Ｂを
得ることとなる。

このようにして、各Ｄ−ＦＦ３１〜３４の出力端子Ｑに
、前述の位相状態を示す４個の二値信号Ａ−Ｄを生じる
。第２図の場合は、信号Ａ−Ｄのいずれの場合も同一の
結果が得られることが明らかである。この信号Ａ−Ｄは
シフトレジスタ回路３８〜４１に加えられる。

シフトレジスタ回路３８〜４１では、Ｄ−ＦＦ３１〜３
４の出力信号Ａ−Ｄがシフトレジスタ回路３８〜４１の
それぞれのデータ端子Ａに加えられており、外部クロッ
クがシフトレジスタ回路３８〜４１のそれぞれのクロッ
ク端子ＣＫに、エツジ検出信号がシフトレジスタ回路３
８〜４１のそれぞれのクリア端子ＣＬＲに加えられてい
る。

第４図はこのシフトレジスタ回路の動作を説明するため
の図である。

各信号Ａ、Ｂ、Ｃ，Ｄに対して、シフトレジスタ回路３
８〜４１は、同様に動作するので、第４図では、一つの
サンプリング信号Ａのみについて説明する。

外部クロックは、例えば第４図に示すとおり、■データ
期間に５つのパルスが含まれるように選ばれている。エ
ツジ検出回路３７からのエツジ信号は、サンプリング信
号のエツジを検出し、その時点でシフトレジスタ回路を
リセットする。外部クロックの第１の立ち上がりａにお
いて、サンプリング信号Ａをたたき、そのときの信号を
保持して出力Ａｏを得る。

同様、外部クロックの第２、第３、第４、第５の立ち上
がりす、ｃ、ｄ、ｅにおいてそれぞれ信号Ａをサンプリ
ングして、出力Ａ１、Ａ７、Ａ３、Ａ４を得る。そして
、この出力ＡＯ，Ａｔ、Ａ２、Ａ３、Ａ４の揃った時点
において、多数決をとることになる。

この多数決の判定は、ＲＯＭ４２によって行われる。即
ち、出力Ａ　ｏ　、　Ａ　ｒ、Ａ２、Ａ３、Ａ４をアド
レスとして、このアドレスの箇所に多数決判定結果を書
き込んでおく。第５図（Ａ）の〔Ｉ〕は、この出力に対
応した多数決判定結果を書き込んだＲＯＭの例である。

この図から明らかなように、出力ＡＯ１Ａ１、Ａ２、Ａ
３、Ａ４が全て「０」のときは、多数決判定の結果、出
力ＤＡとして「０」を得ることになる。

信号Ｂ、Ｃ，Ｄに対しても同様にして、外部クロックに
よりサンプリングを行い、その結果をＲＯＭ４２に人力
して多数決判定を行う。そして、多数決判定の結果をそ
れぞれ出力ＤＢ、ＤＣ，ＤＤ（第５図（Ａ）の表［ＩＩ
）、（ＩＩＩ）、〔■〕参照）を得る。

この発明では、この出力データＤＡ、ＤＢ、ＤＣ，ＤＤ
を用いて、さらに多数決判定を行う。多数決判定は、前
と同様、ＲＯＭ４２を利用する。

第５図（Ｂ）は、このためのＲＯＭの内容を示すもので
ある。即ち、出力データＤＡ、ＤＢ、ＤＣ１ＤＤの実際
の値をアドレスとしてこのＲＯＭにアクセスし、そこに
書かれたデータを出力データＤＩ、Ｄｏとして得る。即
ちＲＯＭ／１２には、第５図（Ａ）の（１）〜［ｆＶ）
のＲＯＭと、第５図（Ｂ）のＲＯＭが設けられている。

いま、４つの出力データＤＡ−ＤＤが得られたとして、
例えば、出力データＤＡが「０」、出力データＤＢが［
ｌ」、出力データＤＣが「１」、出力データＤＤが「ｌ
」とすると、ＲＯＭ４２のアドレスｒｏ　ｔ　ｔ　ｔ」
の位置を読みにいき、そこに書き込まれている多数決判
定結果ｒ１．を出力ＤＩとして出力する。（第５図（Ｂ
）参照）。これと同時に、「１」とｒ　□　Ｊとが同数
のときは、「０」となり、それ以外のときには、「１」
となる出力ＤＯを出力する。

さらに、出力データＤ１は、遅延回路４３を経てラッチ
回路４４のデータ入力端子りに加えられ、同時に、出力
データＤｏは、ラッチ回路４４のゲト端子Ｇに加えられ
る。

ランチ回路４４はゲート端子Ｇにｒｌ、を与えられたと
き、データ入力端子りの信号をラッチして出力Ｑに出力
する。一方、ゲート端子Ｇに「０」を与えられたときに
は、状態変化を生ぜず、前の状態を保持する。これは、
データＤＡ−ＤＤが４つであることから、同数の場合が
生ずるが、同数の時には、前の状態を保持することを意
味している。

これによって２値化された前述の位相判定結果の信号り
、　、Ｄ、に対する多数決判定を行って、再生データを
出力することができる。

この場合、遅延回路４３は、ゲート端子Ｇにおけるデー
タＤＯの状態変化が終了した後に、ブタＤ１をデータ端
子りに伝達するために設けられている。これは、ｒｌ、
と「０」が同数、即ち２：２の状態ではラッチ回路４４
のデータ入力端子りが前の状態を保っている間に、ゲー
ティングを行う必要があるためである。

遅延回路としては、抵抗Ｒ、コンデンサＣからなる積分
回路を用いて構成された遅延回路を例示している。

〔発明の効果〕

以上説明したように、本発明によれば、ＦＳＫ復調回路
において位相検出器の回路構成上移相器を必要とせず、
直交する２つの位相検出信号に含まれる位相情報を効率
良く利用して復調出力を得ることができ、ノイズ等に基
づく誤りの発生を低減することができる。

【図面の簡単な説明】

第１図はこの発明の原理的構成を示す図、第２図はこの
発明の原理的動作を示す図、第３図はこの発明の実施例
の構成を示す図、第４図は外部クロックによるサンプリ
ング動作を示す図、 第５図はＲＯＭの内容を示す図、 第６図は従来例を示す図、 第７図は移相器と乗算器を用いた従来の位相検出器、 第８図はＤ−フリップフロップによる従来の位相検出器
、 第９図はＤ−ＦＦによる従来の位相検出器の動作を示す
図である。

Claims (1)

【特許請求の範囲】
1. （１）ＦＳＫ変調波に対して互いに直交する二つの搬送
   波を乗算して変調符号に対応して位相関係が直交する二
   信号出力を得る位相検出手段（１）を具備するＦＳＫ復
   調回路において、 二信号出力のそれぞれの一方の立ち上がり及び立ち下が
   りエッジにより他方の信号値をサンプリングして４つの
   二値信号を得るサンプリング手段（２）と、 もう一度、変調符号をクロックにより細かくサンプリン
   グするレジスタ手段（３）と、 レジスタ手段（３）の出力を多数決判定する多数決判定
   手段（４）と、 多数決判定手段（４）において多数決判定が行われたと
   き判定結果の出力を復調信号として出力し、多数決判定
   において「１」と「０」が同数であったとき直前の判定
   値を保持する保持手段（５）を具備したことを特徴とす
   るＦＳＫ復調回路。