JPH026067B2 - - Google Patents
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- Publication number
- JPH026067B2 JPH026067B2 JP53068833A JP6883378A JPH026067B2 JP H026067 B2 JPH026067 B2 JP H026067B2 JP 53068833 A JP53068833 A JP 53068833A JP 6883378 A JP6883378 A JP 6883378A JP H026067 B2 JPH026067 B2 JP H026067B2
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- voltage
- switching
- voltage source
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、MISFET（絶縁ゲート型電界効果
トランジスタ）で構成された液晶表示装置用多値
電圧源回路に関する。
トランジスタ）で構成された液晶表示装置用多値
電圧源回路に関する。
液晶表示装置用多値電圧源回路として、特開昭
50−158294号公報に記載されている第４図に示す
ような回路が公知である。
50−158294号公報に記載されている第４図に示す
ような回路が公知である。
この回路は、中間レベル電圧−V3を出力する
スイツチングMISFETとして、直列接続した
MISFET Q13，Q14を用いるとともに、その共通
サブストレート領域を上記直列MISFET Q13，
Q14の接続点に接続するものである。
スイツチングMISFETとして、直列接続した
MISFET Q13，Q14を用いるとともに、その共通
サブストレート領域を上記直列MISFET Q13，
Q14の接続点に接続するものである。
これにより、最大電圧−V1出力時に、出力端
子OUTから上記MISFET Q14のドレインとサブ
ストレート領域との順方向pn接合を通してサブ
ストレート領域に最大電圧を供給し、中間電圧−
V3が印加されたMISFET Q13をドレインとサブ
ストレート領域とのpn接合を逆バイアスし、出
力端子OUTと中間電圧端子−V3との間で流れる
直流電流を防止しようとするものである。
子OUTから上記MISFET Q14のドレインとサブ
ストレート領域との順方向pn接合を通してサブ
ストレート領域に最大電圧を供給し、中間電圧−
V3が印加されたMISFET Q13をドレインとサブ
ストレート領域とのpn接合を逆バイアスし、出
力端子OUTと中間電圧端子−V3との間で流れる
直流電流を防止しようとするものである。
この回路にあつては、上述のように中間電圧出
力用スイツチング手段として直列MISFETを用
いること、及びゲートのふり込み電圧が小さいこ
とより、MISFET Q13，Q14のチヤンネル幅Ｗ／
チヤンネル長Ｌの比を大きくしなければならず、
MISFET Q13，Q14の占有面積の大きなものを用
いなければならないという欠点があつた。
力用スイツチング手段として直列MISFETを用
いること、及びゲートのふり込み電圧が小さいこ
とより、MISFET Q13，Q14のチヤンネル幅Ｗ／
チヤンネル長Ｌの比を大きくしなければならず、
MISFET Q13，Q14の占有面積の大きなものを用
いなければならないという欠点があつた。
この発明は、占有面積の削減を図ることができ
る液晶表示装置用多値電圧源回路を提供するため
になされた。
る液晶表示装置用多値電圧源回路を提供するため
になされた。
この発明は、中間電圧出力用スイツチング
MISFETとして、サブストレート領域の電位を
出力電圧に応じて変化させるための直列
MISFETと、中間電圧出力用MISFETとで構成
しようとするものである。
MISFETとして、サブストレート領域の電位を
出力電圧に応じて変化させるための直列
MISFETと、中間電圧出力用MISFETとで構成
しようとするものである。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明の一実施例を示す回路図で
ある。
ある。
この回路は、電圧−V1，−V3，V2の３値レベ
ルを出力する回路で、例えば、−V1は３ボルト、
−V3は1.5ボルト、V2は０ボルトとするものであ
る。
ルを出力する回路で、例えば、−V1は３ボルト、
−V3は1.5ボルト、V2は０ボルトとするものであ
る。
上記最大電圧−V1と出力端子OUTとの間に設
けられ、サブストレート領域が上記電圧端子−
V1に接続され、出力制御タイミングパルスφ1で
制御されるｎチヤンネルMISFET Q1は、出力に
上記電圧−V1を供給するためのものである。
けられ、サブストレート領域が上記電圧端子−
V1に接続され、出力制御タイミングパルスφ1で
制御されるｎチヤンネルMISFET Q1は、出力に
上記電圧−V1を供給するためのものである。
また、最小電圧V2と出力端子OUTとの間に設
けられ、サブストレート領域が上記電圧端子V2
に接続され、タイミングパルスφ2で制御される
ｐチヤンネルMISFET Q2は、出力に上記電圧
V2を供給するためのものである。
けられ、サブストレート領域が上記電圧端子V2
に接続され、タイミングパルスφ2で制御される
ｐチヤンネルMISFET Q2は、出力に上記電圧
V2を供給するためのものである。
中間電圧−V3と出力端子OUTとの間に直列に
設けられたｎチヤンネルMISFET Q3，Q4は、サ
ブストレート領域を出力電圧に応じたバイアス電
圧を与えるものであり、これと並列に設けられた
ｎチヤンネルMISFET Q5は、出力に上記中間電
圧−V3を供給するためのものであり、それぞれ
のサブストレート領域は共通に上記直列
MISFET Q3，Q4の接続点に接続し、ゲートには
共通に出力制御タイミングパルスφ3を印加する
ものである。
設けられたｎチヤンネルMISFET Q3，Q4は、サ
ブストレート領域を出力電圧に応じたバイアス電
圧を与えるものであり、これと並列に設けられた
ｎチヤンネルMISFET Q5は、出力に上記中間電
圧−V3を供給するためのものであり、それぞれ
のサブストレート領域は共通に上記直列
MISFET Q3，Q4の接続点に接続し、ゲートには
共通に出力制御タイミングパルスφ3を印加する
ものである。
この回路をモノリシツク半導体集積回路装置に
構成した場合における一実施例の断面図を第３図
に示す。
構成した場合における一実施例の断面図を第３図
に示す。
同図において、ｎ型シリコン・サブストレート
W2には、従来の選択拡散技術によつて、約８ミ
クロンの深さに同時に拡散されたｐ型ウエル領域
W1，W3を有する。
W2には、従来の選択拡散技術によつて、約８ミ
クロンの深さに同時に拡散されたｐ型ウエル領域
W1，W3を有する。
このウエル領域W1及びW3には、それぞれｎ型
不純物を選択的に拡散することによつて、
MISFET Q1及びQ3〜Q5のソース領域S1及びS3
〜S5と、ドレイン領域D1及びD3〜D5とを同時に
形成する。これらの拡散によつてつくられたソー
ス及びドレイン領域は、ウエル領域内に約1.5ミ
クロンの深さに延びている。
不純物を選択的に拡散することによつて、
MISFET Q1及びQ3〜Q5のソース領域S1及びS3
〜S5と、ドレイン領域D1及びD3〜D5とを同時に
形成する。これらの拡散によつてつくられたソー
ス及びドレイン領域は、ウエル領域内に約1.5ミ
クロンの深さに延びている。
一方、シリコン・サブストレートW2には、ｐ
型不純物を選択的に拡散することによつて、
MISFET Q2のソース領域S2とドレイン領域D2と
を同時に形成する。
型不純物を選択的に拡散することによつて、
MISFET Q2のソース領域S2とドレイン領域D2と
を同時に形成する。
上記MISFETの各ゲート領域の表面には、厚
さ約1200Åの絶縁物の層で覆われており、この絶
縁層の上には、厚さ約4000Åのシリコン・ゲート
電極層が形成されている。ゲート電極層として、
アルミニウムを用いる場合には、上記絶縁層の上
に厚さ10000Åのものを用いる。
さ約1200Åの絶縁物の層で覆われており、この絶
縁層の上には、厚さ約4000Åのシリコン・ゲート
電極層が形成されている。ゲート電極層として、
アルミニウムを用いる場合には、上記絶縁層の上
に厚さ10000Åのものを用いる。
上記ウエル領域W1は、MISFET Q1のサブス
トレート領域を構成し、ウエル領域W3は
MISFET Q3〜Q5の共通サブストレート領域を構
成し、シリコン・サブストレートW2は、
MISFET Q2のサブストレート領域を構成するも
のである。
トレート領域を構成し、ウエル領域W3は
MISFET Q3〜Q5の共通サブストレート領域を構
成し、シリコン・サブストレートW2は、
MISFET Q2のサブストレート領域を構成するも
のである。
以上構成のMISFET Q1〜Q5は、配線により、
前記回路のように接続されるものである。
前記回路のように接続されるものである。
この回路は、択一的に上記スイツチング
MISFETをオンさせて、３値レベルのうち任意
のレベルを得るものである。
MISFETをオンさせて、３値レベルのうち任意
のレベルを得るものである。
例えば、出力制御タイミングパルスφ2により、
MISFET Q2をオンさせると、出力OUTには０
ボルト電圧V2が得られる。
MISFET Q2をオンさせると、出力OUTには０
ボルト電圧V2が得られる。
次に、上記MISFET Q2をオフさせるととも
に、出力制御タイミングパルスφ1により
MISFET Q1をオンさせると、出力OUTには、
最大電圧−V1が得られる。
に、出力制御タイミングパルスφ1により
MISFET Q1をオンさせると、出力OUTには、
最大電圧−V1が得られる。
このとき、MISFET Q4，Q5のドレイン（出力
端子側電極）とサブストレート領域とのpn接合
を介して、サブストレート領域は、上記出力電圧
が供給される。したがつて、このサブストレート
領域とMISFET Q3，Q5のドレイン、ソースとが
逆バイアスされるため、出力端子OUTと中間電
圧−V3との間で直流電流が流れることはない。
端子側電極）とサブストレート領域とのpn接合
を介して、サブストレート領域は、上記出力電圧
が供給される。したがつて、このサブストレート
領域とMISFET Q3，Q5のドレイン、ソースとが
逆バイアスされるため、出力端子OUTと中間電
圧−V3との間で直流電流が流れることはない。
そして、上記MISFET Q1をオフさせるととも
に、出力制御タイミングパルスφ3により、
MISFET Q3〜Q5をオンさせると、出力OUTに
は、中間電圧−V3が得られる。
に、出力制御タイミングパルスφ3により、
MISFET Q3〜Q5をオンさせると、出力OUTに
は、中間電圧−V3が得られる。
このとき、上記MISFET Q3のオンにより、サ
ブストレート領域は、中間電圧−V3で固定され
るものである。そして、この実施例においては、
MISFET Q5により、主として出力電流を供給す
るものとし、上記直列MISFET Q3，Q4は、サブ
ストレート領域のバイアス電圧を切り換えるため
に用いるものとすることにより、大幅な占有面積
の削減が図られる。
ブストレート領域は、中間電圧−V3で固定され
るものである。そして、この実施例においては、
MISFET Q5により、主として出力電流を供給す
るものとし、上記直列MISFET Q3，Q4は、サブ
ストレート領域のバイアス電圧を切り換えるため
に用いるものとすることにより、大幅な占有面積
の削減が図られる。
すなわち、上記直列MISFET Q3，Q4は単にサ
ブストレート領域のバイアス切り換えのために用
いるものであるため、相互コンダクタンスＷ／Ｌ
を小さくでき、一方、MISFET Q5は、前記従来
技術における直列MISFET Q13又はQ14の1/2の
相互コンダクタンスＷ／Ｌとすることができるか
らである。したがつて、上記直列MISFET Q5，
Q4の占有面積を考慮しても、従来の1/2以上の占
有面積の削減を図ることができる。
ブストレート領域のバイアス切り換えのために用
いるものであるため、相互コンダクタンスＷ／Ｌ
を小さくでき、一方、MISFET Q5は、前記従来
技術における直列MISFET Q13又はQ14の1/2の
相互コンダクタンスＷ／Ｌとすることができるか
らである。したがつて、上記直列MISFET Q5，
Q4の占有面積を考慮しても、従来の1/2以上の占
有面積の削減を図ることができる。
なお、この回路にあつては、最大電圧−V1出
力時において、MISFET Q4又はQ5のドレインと
サブストレート領域とのpn接合を介して、サブ
ストレート領域に上記最大電圧−V1を供給する
ものであるため、固定電位とならず、上記最大電
圧−V1からpn接合順方向電圧分だけレベルシフ
トした電圧より絶対値的に大きな電圧に対して
は、放電経路が形成されないから、静電的結合等
により変動するものとなる。したがつて、このよ
うにサブストレート領域の電位が変動すると
MISFET Q3〜Q5のゲート電位との相対的関係に
おいて、ゲート電位がオンレベルの方向にレベル
シフトされることとなるため、オフレベル制御電
圧印加時においてもオンするという誤動作ないし
オフレベルマージンを低下させるものである。
力時において、MISFET Q4又はQ5のドレインと
サブストレート領域とのpn接合を介して、サブ
ストレート領域に上記最大電圧−V1を供給する
ものであるため、固定電位とならず、上記最大電
圧−V1からpn接合順方向電圧分だけレベルシフ
トした電圧より絶対値的に大きな電圧に対して
は、放電経路が形成されないから、静電的結合等
により変動するものとなる。したがつて、このよ
うにサブストレート領域の電位が変動すると
MISFET Q3〜Q5のゲート電位との相対的関係に
おいて、ゲート電位がオンレベルの方向にレベル
シフトされることとなるため、オフレベル制御電
圧印加時においてもオンするという誤動作ないし
オフレベルマージンを低下させるものである。
そこで、第２図に示すように、前記実施例と同
様な回路において、MISFET Q4の出力制御タイ
ミングパルスとして、上記中間電圧出力制御のタ
イミングパルスφ3と、最大電圧出力制御タイミ
ングパルスφ1との論理和φ1＋φ3を用いるものと
する。
様な回路において、MISFET Q4の出力制御タイ
ミングパルスとして、上記中間電圧出力制御のタ
イミングパルスφ3と、最大電圧出力制御タイミ
ングパルスφ1との論理和φ1＋φ3を用いるものと
する。
これにより、最大電圧出力時において、
MISFET Q4がオンして、出力に得られた最大電
圧でMISFET Q3〜Q5のサブストレート領域の電
位を固定するものであるため、前述のような誤動
作ないしオフレベルマージンの低下が防止でき
る。
MISFET Q4がオンして、出力に得られた最大電
圧でMISFET Q3〜Q5のサブストレート領域の電
位を固定するものであるため、前述のような誤動
作ないしオフレベルマージンの低下が防止でき
る。
この発明は、前記実施例に限定されず、４値以
上の多値レベルを出力する場合には、中間レベル
出力用スイツチングMISFETとして、前記実施
例と同様な回路を設ければよい。そして、中間電
圧出力用スイツチングMISFETのサブストレー
ト領域の電位を固定する場合には、その出力すべ
き中間電圧より絶対値に大きな電圧を出力するタ
イミングパルスの論理和出力で制御するものとす
ればよい。
上の多値レベルを出力する場合には、中間レベル
出力用スイツチングMISFETとして、前記実施
例と同様な回路を設ければよい。そして、中間電
圧出力用スイツチングMISFETのサブストレー
ト領域の電位を固定する場合には、その出力すべ
き中間電圧より絶対値に大きな電圧を出力するタ
イミングパルスの論理和出力で制御するものとす
ればよい。
また、電源の極性を変更した場合には、これに
応じて制御パルスの極性、及びMISFETの導電
型を変更すればよい。
応じて制御パルスの極性、及びMISFETの導電
型を変更すればよい。
第１図、第２図は、それぞれこの発明の一実施
例を示す回路図、第３図は、第１の回路をモノリ
シツク半導体集積回路装置に構成した場合の構造
断面図、第４図は、従来技術の一例を示す回路図
である。
例を示す回路図、第３図は、第１の回路をモノリ
シツク半導体集積回路装置に構成した場合の構造
断面図、第４図は、従来技術の一例を示す回路図
である。
Claims (1)
- 【特許請求の範囲】 １ 絶対値的に大きい値の電圧を形成する第１の
電圧源と出力端子との間に設けられ、サブストレ
ート領域が上記第１の電圧源に結合され、かつ第
１タイミング信号によつてスイツチ制御される第
１導電型の第１スイツチングMISFETと、 第２の電圧源と上記出力端子との間に設けら
れ、サブストレート領域が上記第２の電圧源に結
合され、かつ第２タイミング信号によつてスイツ
チ制御される第２導電型の第２スイツチング
MISFETと、 上記第１の電圧源の電圧と第２の電圧源の電圧
との間の電圧値を有する第３の電圧源と上記出力
端子との間に設けられ、かつ第３タイミング信号
によつてスイツチ制御される第１導電型の第３ス
イツチングMISFETと、 上記第３の電圧源と上記第３スイツチング
MISFETのサブストレートとの間に設けられ、
かつ上記第３タイミング信号によつてスイツチ制
御される第１導電型の第４スイツチング
MISFETと、 上記第３スイツチングMISFETのサブストレ
ートと上記出力端子との間に設けられ、かつ上記
第３タイミング信号によつてスイツチ制御される
第１導電型の第５スイツチングMISFETと、 を備え、 上記第４、第５スイツチングMISFETのサブ
ストレートが上記第３スイツチングMISFETの
サブストレートと共通に結合されてなり、 上記第１ないし第３電圧源の電圧を上記第１な
いし第５スイツチングMISFETを介して選択的
に上記出力端子に供給せしめるようにしてなるこ
とを特徴とする液晶表示装置用多値電圧源回路。 ２ 上記第３ないし第５スイツチングMISFET
は、共通のサブストレート領域に形成されてなる
ことを特徴とする特許請求の範囲第１項記載の液
晶表示装置用多値電圧源回路。 ３ 上記第５スイツチングMISFETは、上記第
１スイツチングMISFETのオン制御と上記第３
スイツチングMISFETのオン制御を行なういず
れのタイミング信号によつてもスイツチ制御され
ることを特徴とする特許請求の範囲第１項記載の
液晶表示装置用多値電圧源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6883378A JPS55513A (en) | 1978-06-09 | 1978-06-09 | Multi value voltage power circuit for liquid crystal display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6883378A JPS55513A (en) | 1978-06-09 | 1978-06-09 | Multi value voltage power circuit for liquid crystal display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55513A JPS55513A (en) | 1980-01-05 |
| JPH026067B2 true JPH026067B2 (ja) | 1990-02-07 |
Family
ID=13385088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6883378A Granted JPS55513A (en) | 1978-06-09 | 1978-06-09 | Multi value voltage power circuit for liquid crystal display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55513A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5569191A (en) * | 1978-11-20 | 1980-05-24 | Casio Computer Co Ltd | Voltage select circuit |
-
1978
- 1978-06-09 JP JP6883378A patent/JPS55513A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55513A (en) | 1980-01-05 |
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