JPH065747B2 - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH065747B2 JPH065747B2 JP62011977A JP1197787A JPH065747B2 JP H065747 B2 JPH065747 B2 JP H065747B2 JP 62011977 A JP62011977 A JP 62011977A JP 1197787 A JP1197787 A JP 1197787A JP H065747 B2 JPH065747 B2 JP H065747B2
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- semiconductor device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はＭＯＳ型半導体装置に関するもので、特に低電
圧で高速かつ低消費電力の動作が要求される用途に使用
されるものである。
圧で高速かつ低消費電力の動作が要求される用途に使用
されるものである。
（従来の技術） ＭＯＳ型半導体装置は良く知られているように第６図に
示すような断面構造を有しており、半導体基板１１の表
面にソース（Ｓ）１２およびドレイン（Ｄ）１３の高濃
度不純物拡散領域を所定のチャネル間隔だけ離隔して設
け、その上にゲート絶縁膜１４を介してゲート（Ｇ）電
極１５を設けている。このＭＯＳ型半導体装置の一般的
な静特性は第７図のグラフに示されており、ゲート電圧
が一定のしきい値Ｖｔｈを超えたときに始めてドレイン
電流が流れる。
示すような断面構造を有しており、半導体基板１１の表
面にソース（Ｓ）１２およびドレイン（Ｄ）１３の高濃
度不純物拡散領域を所定のチャネル間隔だけ離隔して設
け、その上にゲート絶縁膜１４を介してゲート（Ｇ）電
極１５を設けている。このＭＯＳ型半導体装置の一般的
な静特性は第７図のグラフに示されており、ゲート電圧
が一定のしきい値Ｖｔｈを超えたときに始めてドレイン
電流が流れる。
従来、ＭＯＳ型半導体装置においては基板に印加される
電圧はソース電圧あるいはある一定の電圧に固定され、
この電圧条件におけるしきい値Ｖｔｈは０．６〜１．０
Ｖに設定されている。又、電源電圧としては５Ｖが多く
用いられている。
電圧はソース電圧あるいはある一定の電圧に固定され、
この電圧条件におけるしきい値Ｖｔｈは０．６〜１．０
Ｖに設定されている。又、電源電圧としては５Ｖが多く
用いられている。
しかし、素子の微細化が進むにつれて特にｎチャネルト
ランジスタでのホットキャリアによる信頼性の低下が顕
著となってきたため電源電圧の低下が必要とされるよう
になっている。例えば、ゲート長０．８μｍ以下のトラ
ンジスタでは電源電圧は３Ｖ程度であることが望ましい
が単に電源電圧を低下させただけでは動作速度の低下を
招くことになる。動作速度の低下を避け、さらに高速化
するにはしきい値を低下させることが有効であるが、こ
れに伴ってゲート電圧０Ｖにおけるいわゆるリーク電流
が増加して誤動作を生ずるとともに消費電力も増加する
という問題が発生する。
ランジスタでのホットキャリアによる信頼性の低下が顕
著となってきたため電源電圧の低下が必要とされるよう
になっている。例えば、ゲート長０．８μｍ以下のトラ
ンジスタでは電源電圧は３Ｖ程度であることが望ましい
が単に電源電圧を低下させただけでは動作速度の低下を
招くことになる。動作速度の低下を避け、さらに高速化
するにはしきい値を低下させることが有効であるが、こ
れに伴ってゲート電圧０Ｖにおけるいわゆるリーク電流
が増加して誤動作を生ずるとともに消費電力も増加する
という問題が発生する。
（発明が解決しようとする問題点） このように従来のＭＯＳ型半導体装置では素子の微細化
と動作の高速化、消費電力の低下という特性を同時に満
足することができない。
と動作の高速化、消費電力の低下という特性を同時に満
足することができない。
本発明はこのような問題を解決するためになされたもの
で、高速かつ低消費電力のＭＯＳ型半導体装置を提供す
ることを目的とする。
で、高速かつ低消費電力のＭＯＳ型半導体装置を提供す
ることを目的とする。
（問題点を解決するための手段） 本発明はＭＯＳトランジスタのソース、ドレイン、ゲー
トの各領域の電圧、および前記ソース電圧に対する半導
体基板のバイアス電圧を独立に制御可能なＭＯＳ型半導
体装置において、前記ＭＯＳトランジスタの動作時には
そのしきい値が低下し、前記ＭＯＳトランジスタの非動
作時にはそのしきい値が上昇するように、前記ゲートに
印加される電圧の変化に同期して前記バイアス電圧を逆
相に変化させる電位制御手段を備えたことを特徴とする
ものである。
トの各領域の電圧、および前記ソース電圧に対する半導
体基板のバイアス電圧を独立に制御可能なＭＯＳ型半導
体装置において、前記ＭＯＳトランジスタの動作時には
そのしきい値が低下し、前記ＭＯＳトランジスタの非動
作時にはそのしきい値が上昇するように、前記ゲートに
印加される電圧の変化に同期して前記バイアス電圧を逆
相に変化させる電位制御手段を備えたことを特徴とする
ものである。
（作 用） ＭＯＳ型トランジスタのしきい値は半導体基板に印加さ
れる電圧により変化することが知られている。第８図は
半導体基板に印加される基板電圧としきい値との関係を
示すグラフであって、基板電圧の絶対値が増加するにし
たがってしきい値のシフト量が増加する様子が示されて
いる。例えば、ｎチャネルＭＯＳ型トランジスタでは第
８図に示されているように−２Ｖを印加することにより
しきい値は約０．５Ｖ深くなり、同様にｐチャネルＭＯ
Ｓトランジスタでは２Ｖを印加することによりしきい値
は約０．５Ｖ深くなる。
れる電圧により変化することが知られている。第８図は
半導体基板に印加される基板電圧としきい値との関係を
示すグラフであって、基板電圧の絶対値が増加するにし
たがってしきい値のシフト量が増加する様子が示されて
いる。例えば、ｎチャネルＭＯＳ型トランジスタでは第
８図に示されているように−２Ｖを印加することにより
しきい値は約０．５Ｖ深くなり、同様にｐチャネルＭＯ
Ｓトランジスタでは２Ｖを印加することによりしきい値
は約０．５Ｖ深くなる。
本発明はこのような現象を利用して、トランジスタが動
作状態にあるときはしきい値を低くし、またトランジス
タがオフ状態に有るときはしきい値を高くしてリーク電
流を減少させるように半導体基板に対するソース電位を
変化させるようにしている。したがって高速でかつ消費
電力の少ない半導体装置を得ることができる。
作状態にあるときはしきい値を低くし、またトランジス
タがオフ状態に有るときはしきい値を高くしてリーク電
流を減少させるように半導体基板に対するソース電位を
変化させるようにしている。したがって高速でかつ消費
電力の少ない半導体装置を得ることができる。
（実施例） 第１図は本発明にかかる半導体装置の一実施例の構成を
示す回路図であり、ここではＣＭＯＳを例にとって説明
する。
示す回路図であり、ここではＣＭＯＳを例にとって説明
する。
ｐチャネルＭＯＳ型トランジスタＰ１のゲートにはｎチ
ャネルＭＯＳ型トランジスタＮ２およびＮ３並びに抵抗
Ｒ２ａおよびＲ３ａよりなる２段のインバータが接続さ
れ、両抵抗には例えばチャージポンプを利用した電圧供
給回路１から７Ｖのバイアス電圧が供給されている。同
様にｎチャネルＭＯＳ型トランジスタのゲートにはｐチ
ャネルＭＯＳ型トランジスタＰ２およびＰ３ならびに抵
抗Ｒ２ｂおよびＲ３ｂよりなる２段のインバータが接続
され、両抵抗には電圧供給回路２より−２Ｖのバイアス
電圧が供給されている。また、抵抗Ｒ３ａとトランジス
タＮ３の接続点はｐチャネルＭＯＳトランジスタＰ１の
基板に接続されており、同様に抵抗Ｒ３ｂとトランジス
タＰ３の接続点はｎチャネルＭＯＳ型トランジスタＮ１
の基板に接続されている。ここで使用される２段インバ
ータのうち１段目は通常用いられる増幅率βの大きいイ
ンバータで良いが、２段目のインバータは負荷抵抗Ｒ
３ａおよびＲ３ｂの値を次のように設定しておく必要が
ある。
ャネルＭＯＳ型トランジスタＮ２およびＮ３並びに抵抗
Ｒ２ａおよびＲ３ａよりなる２段のインバータが接続さ
れ、両抵抗には例えばチャージポンプを利用した電圧供
給回路１から７Ｖのバイアス電圧が供給されている。同
様にｎチャネルＭＯＳ型トランジスタのゲートにはｐチ
ャネルＭＯＳ型トランジスタＰ２およびＰ３ならびに抵
抗Ｒ２ｂおよびＲ３ｂよりなる２段のインバータが接続
され、両抵抗には電圧供給回路２より−２Ｖのバイアス
電圧が供給されている。また、抵抗Ｒ３ａとトランジス
タＮ３の接続点はｐチャネルＭＯＳトランジスタＰ１の
基板に接続されており、同様に抵抗Ｒ３ｂとトランジス
タＰ３の接続点はｎチャネルＭＯＳ型トランジスタＮ１
の基板に接続されている。ここで使用される２段インバ
ータのうち１段目は通常用いられる増幅率βの大きいイ
ンバータで良いが、２段目のインバータは負荷抵抗Ｒ
３ａおよびＲ３ｂの値を次のように設定しておく必要が
ある。
ただし、Ｎ３およびＰ３はそれぞれのトランジスタが動
作している時の抵抗値である。これは、２段目のインバ
ータはその出力電圧がゲート電圧に応じて電圧発生回路
で発生する電圧の間を変動する必要があるためである。
作している時の抵抗値である。これは、２段目のインバ
ータはその出力電圧がゲート電圧に応じて電圧発生回路
で発生する電圧の間を変動する必要があるためである。
この結果、ゲート電圧がインバータに印加されたときは
ソース電圧と同電圧が基板に印加され、またゲート電圧
がインバータに印加されないときは電圧供給回路から出
力されたバイアス電圧が基板に印加されることになる。
この様子は第２図に示されており、ゲート電圧Ｖｇと基
板電圧Ｖｓｕｂとは互いに逆相となっている。
ソース電圧と同電圧が基板に印加され、またゲート電圧
がインバータに印加されないときは電圧供給回路から出
力されたバイアス電圧が基板に印加されることになる。
この様子は第２図に示されており、ゲート電圧Ｖｇと基
板電圧Ｖｓｕｂとは互いに逆相となっている。
このようにすることにより、トランジスタが動作中は基
板電位がソース電位となっているため、しきい値が低く
なって動作の高速化が図られる。これに対し、トランジ
スタがオフであるときは電圧供給回路によってバイアス
電圧が基板に印加されるため、しきい値は高くなってリ
ーク電流の発生を押える。
板電位がソース電位となっているため、しきい値が低く
なって動作の高速化が図られる。これに対し、トランジ
スタがオフであるときは電圧供給回路によってバイアス
電圧が基板に印加されるため、しきい値は高くなってリ
ーク電流の発生を押える。
第３図はしきい値Ｖｔｈに対するドレイン電流Ｉｄｓの
関係を示すグラフであって、ドレインに３Ｖを印加した
場合を表わしている。同図によれば、本発明を適用する
ことによりトランジスタがＯＮとなっているときのしき
い値Ｖｔはｎチャネルトランジスタでは０．１Ｖ、ｐチ
ャネルトランジスタでは−０．１Ｖとなるため、ドレイ
ン電流Ｉｄｓは通常のしきい値が０．８Ｖ程度のトラン
ジスタに比べ４０％程度増加することがわかる。
関係を示すグラフであって、ドレインに３Ｖを印加した
場合を表わしている。同図によれば、本発明を適用する
ことによりトランジスタがＯＮとなっているときのしき
い値Ｖｔはｎチャネルトランジスタでは０．１Ｖ、ｐチ
ャネルトランジスタでは−０．１Ｖとなるため、ドレイ
ン電流Ｉｄｓは通常のしきい値が０．８Ｖ程度のトラン
ジスタに比べ４０％程度増加することがわかる。
一方、基板バイアスを印加することにより、前述したよ
うなしきい値の上昇の他、しきい値以下の領域における
電流変化率Ｓが増加する（第４図）。ここでＳはしきい
値以下の領域で電流を１桁減少するのに要する電圧変化
量であり、Ｓが小さいほど電流が急峻に変化することに
なり、リーク電流が減少する。従って、基板バイアスと
してｎチャネルトランジスタに−２Ｖ、あるいはｐチャ
ネルトランジスタに＋２Ｖ程度を印加することによりし
きい値は±０．１Ｖから±０．６Ｖまで増加することに
なり、従来のしきい値±０．８Ｖの通常のトランジスタ
とほぼ同程度のリーク電流が得られることになる。
うなしきい値の上昇の他、しきい値以下の領域における
電流変化率Ｓが増加する（第４図）。ここでＳはしきい
値以下の領域で電流を１桁減少するのに要する電圧変化
量であり、Ｓが小さいほど電流が急峻に変化することに
なり、リーク電流が減少する。従って、基板バイアスと
してｎチャネルトランジスタに−２Ｖ、あるいはｐチャ
ネルトランジスタに＋２Ｖ程度を印加することによりし
きい値は±０．１Ｖから±０．６Ｖまで増加することに
なり、従来のしきい値±０．８Ｖの通常のトランジスタ
とほぼ同程度のリーク電流が得られることになる。
なお、以上の説明はトランジスタのソース、ドレイン、
ゲートおよび基板にそれぞれ独立して電圧をかけられる
ことが前提となっている。しかしながら、一般にトラン
ジスタ毎に基板にバイアスをかけるのは困難であり、バ
イアス電圧をかけるために構造上の変形が必要になる場
合もある。
ゲートおよび基板にそれぞれ独立して電圧をかけられる
ことが前提となっている。しかしながら、一般にトラン
ジスタ毎に基板にバイアスをかけるのは困難であり、バ
イアス電圧をかけるために構造上の変形が必要になる場
合もある。
ところで、ＣＭＯＳ型半導体装置においてはｎチャネル
トランジスタおよびｐチャネルトランジスタを有してい
るが、高速化の観点からはいずれか一のトランジスタの
みを高速化すれば十分である場合が多い。一般的にはｐ
チャネルトランジスタの方がｎチャネルトランジスタよ
りも電流駆動能力が小さいのでｐチャネルトランジスタ
に本発明を適用すればよい。
トランジスタおよびｐチャネルトランジスタを有してい
るが、高速化の観点からはいずれか一のトランジスタの
みを高速化すれば十分である場合が多い。一般的にはｐ
チャネルトランジスタの方がｎチャネルトランジスタよ
りも電流駆動能力が小さいのでｐチャネルトランジスタ
に本発明を適用すればよい。
第５図は本発明をＣＭＯＳ型半導体装置に適用した実施
例を示す断面図であって、フイールド酸化膜２０および
２により囲まれた基板２１にはｎウェル２２が設けられ
ており、その表面にウェルからの引出し部であるｎ型不
純物高濃度拡散領域２４、ｐ型不純物高濃度拡散領域で
あるソース領域２５およびドレイン領域２６が設けられ
ている。ソース領域２５およびドレイン領域２６間の領
域の半導体基板上にはゲート酸化膜２７を介してゲート
電極２８が設けられている。これらの各領域からの引出
し電極Ａ，Ｂ，Ｃ，Ｄをそれぞれ設けることにより、各
領域に独立に電圧を印加できることになる。同様にｐチ
ャネルＭＯＳ型トランジスタのみの基板電圧を変化させ
るようにするにはｐウェルを設けるようにすればよい。
例を示す断面図であって、フイールド酸化膜２０および
２により囲まれた基板２１にはｎウェル２２が設けられ
ており、その表面にウェルからの引出し部であるｎ型不
純物高濃度拡散領域２４、ｐ型不純物高濃度拡散領域で
あるソース領域２５およびドレイン領域２６が設けられ
ている。ソース領域２５およびドレイン領域２６間の領
域の半導体基板上にはゲート酸化膜２７を介してゲート
電極２８が設けられている。これらの各領域からの引出
し電極Ａ，Ｂ，Ｃ，Ｄをそれぞれ設けることにより、各
領域に独立に電圧を印加できることになる。同様にｐチ
ャネルＭＯＳ型トランジスタのみの基板電圧を変化させ
るようにするにはｐウェルを設けるようにすればよい。
さらに、本発明は絶縁物上に半導体装置が形成されたい
わゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）あるいはＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐ
ｐｈｉｒｅ）構造にも適用でき、この場合、ｎチャネル
およびｐチャネルの両トランジスタの各領域の電圧を独
立に制御できるため、任意のトランジスタに基板バイア
スを印加できることになる。
わゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）あるいはＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐ
ｐｈｉｒｅ）構造にも適用でき、この場合、ｎチャネル
およびｐチャネルの両トランジスタの各領域の電圧を独
立に制御できるため、任意のトランジスタに基板バイア
スを印加できることになる。
以上説明したように、本発明によれば、ＭＯＳトランジ
スタの動作時にはそのしきい値が低下し、非動作時には
そのしきい値が上昇するように、ゲートに印加される電
圧の変化に同期して前記バイアス電圧を逆相に変化させ
ているので、高速でかつ消費電力の少ない半導体装置を
得ることができる。
スタの動作時にはそのしきい値が低下し、非動作時には
そのしきい値が上昇するように、ゲートに印加される電
圧の変化に同期して前記バイアス電圧を逆相に変化させ
ているので、高速でかつ消費電力の少ない半導体装置を
得ることができる。
第１図は本発明の一実施例を示す回路図、第２図は基板
電圧の変化を示す波形図、第３図および第４図は本発明
の作用を示すグラフ、第５図は本発明を適用するＣＭＯ
Ｓ型半導体装置の断面構造図、第６図は従来の一般的な
ＭＯＳ型半導体装置の構造を示す断面図、第７図はゲー
ト電圧とドレイン電流の関係を示すグラフ、第８図は基
板電圧としきい値の関係を示すグラフである。 １，２…電圧供給回路、１１，２１…半導体基板、１
２，２５…ソース、１３，２６…ドレイン、１５，２８
…ゲート。
電圧の変化を示す波形図、第３図および第４図は本発明
の作用を示すグラフ、第５図は本発明を適用するＣＭＯ
Ｓ型半導体装置の断面構造図、第６図は従来の一般的な
ＭＯＳ型半導体装置の構造を示す断面図、第７図はゲー
ト電圧とドレイン電流の関係を示すグラフ、第８図は基
板電圧としきい値の関係を示すグラフである。 １，２…電圧供給回路、１１，２１…半導体基板、１
２，２５…ソース、１３，２６…ドレイン、１５，２８
…ゲート。
Claims (4)
- 【請求項１】ＭＯＳトランジスタのソース、ドレイン、
ゲートの各領域の電圧、および前記ソース電圧に対する
半導体基板のバイアス電圧を独立に制御可能なＭＯＳ型
半導体装置において、 前記ＭＯＳトランジスタの動作時にはそのしきい値が低
下し、前記ＭＯＳトランジスタの非動作時にはそのしき
い値が上昇するように、前記ゲートに印加される電圧の
変化に同期して前記バイアス電圧を逆相に変化させる電
位制御手段を備えたことを特徴とするＭＯＳ型半導体装
置。 - 【請求項２】電位制御手段がチャージポンプ回路を有す
るものである特許請求の範囲第１項記載のＭＯＳ型半導
体装置。 - 【請求項３】半導体装置がＣＭＯＳ型であり、電位制御
手段がｐチャネルトランジスタおよびｎチャネルトラン
ジスタのうち少なくともｐチャネルトランジスタに設け
られていることを特徴とする特許請求の範囲第１項また
は第２項に記載のＭＯＳ型半導体装置。 - 【請求項４】半導体基板領域が絶縁基板上に形成された
半導体層である特許請求の範囲第１項記載のＭＯＳ型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011977A JPH065747B2 (ja) | 1987-01-21 | 1987-01-21 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011977A JPH065747B2 (ja) | 1987-01-21 | 1987-01-21 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63179576A JPS63179576A (ja) | 1988-07-23 |
| JPH065747B2 true JPH065747B2 (ja) | 1994-01-19 |
Family
ID=11792664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62011977A Expired - Fee Related JPH065747B2 (ja) | 1987-01-21 | 1987-01-21 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065747B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| US5297097A (en) | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| JP3110262B2 (ja) * | 1993-11-15 | 2000-11-20 | 松下電器産業株式会社 | 半導体装置及び半導体装置のオペレーティング方法 |
| JP4684098B2 (ja) * | 1993-12-03 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| TW306054B (en) * | 1996-07-16 | 1997-05-21 | Winbond Electronics Corp | Bit line pull up circuit of static random access memory |
| EP1246258B1 (en) | 2000-01-07 | 2011-02-23 | Sharp Kabushiki Kaisha | Semiconductor device and information processing device |
| US6920061B2 (en) * | 2003-08-27 | 2005-07-19 | International Business Machines Corporation | Loadless NMOS four transistor dynamic dual Vt SRAM cell |
-
1987
- 1987-01-21 JP JP62011977A patent/JPH065747B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63179576A (ja) | 1988-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |