JPH0261812B2

JPH0261812B2 -

Info

Publication number: JPH0261812B2
Application number: JP8622081A
Authority: JP
Inventors: Kazumi Kojima
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-06-04
Filing date: 1981-06-04
Publication date: 1990-12-21
Also published as: JPS57201325A

Description

【発明の詳細な説明】この発明は入力信号の周波数を応答よく電圧に
変換する周波数−電圧変換器（以下Ｆ−Ｖコンバ
ータと称する）に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a frequency-to-voltage converter (hereinafter referred to as an F-V converter) that converts the frequency of an input signal into a voltage with good response.

第１図は従来のＦ−Ｖコンバータの構成例を示
す図であり、以下第１図に従つて説明する。入力
信号_INからコンパレータ６、ワンシヨツト回路
１，２からなるタイミング発生回路は各周期の始
めに短いパルスＰ１とＰ２を発生する。積分器は
パルスＰ２によりリセツトされた後、定電圧V_CI
を積分し、その出力電力V_Iは１周期の終りには
その周期に比例した電圧となる。除算器は定電圧
V_CDを電圧V_Iにて除算し、出力電圧V_Dを発生す
る。１つの周期が終つた時、電圧V_Dはその周期
に比例する電圧V_Iの逆数に比例するから、電圧
V_Dは入力信号の周波数を表わす。この電圧V_Dを
次の周期の始めに、積分器がリセツトされる直前
にサンプルホルダSH１に取り込み、周波数を電
圧に変換した信号V₀として出力する。 FIG. 1 is a diagram showing an example of the configuration of a conventional F-V converter, which will be described below with reference to FIG. From the input signal _IN , a timing generation circuit consisting of a comparator 6 and one-shot circuits 1 and 2 generates short pulses P1 and P2 at the beginning of each period. After the integrator is reset by pulse P2, the constant voltage V _CI
The output power V _I becomes a voltage proportional to the period at the end of one period. Divider is constant voltage
Divide V _CD by voltage V _I to generate output voltage V _D. When one period ends, the voltage V _D is proportional to the reciprocal of the voltage V _I which is proportional to that period, so the voltage
V _D represents the frequency of the input signal. This voltage V _D is taken into the sample holder SH1 at the beginning of the next cycle, just before the integrator is reset, and outputted as a signal _V0 obtained by converting the frequency into a voltage.

この従来のＦ−Ｖコンバータでは、入力信号の
周波数が低くなり、その周期が長くなると、積分
器の出力電圧が大きくなり、遂には出力が飽和
し、回路が動作しなくなる。すなわち、低い周波
数は変換できないという欠点がある。また、定電
圧V_CDを小さくして、変換可能な周波数を低くす
ると、高い周波数でのV_Iを小さくしなくてはな
らず、小さな値を小さな値で除算することにな
り、除算器出力の精度が悪くなるという欠点があ
る。 In this conventional F-V converter, when the frequency of the input signal becomes low and its period becomes long, the output voltage of the integrator becomes large, and the output eventually becomes saturated and the circuit stops operating. That is, it has the disadvantage that low frequencies cannot be converted. Also, if you reduce the constant voltage V _CD and lower the convertible frequency, you will have to reduce V _I at high frequencies, which means that you will be dividing a small value by a small value, and the output of the divider will be The disadvantage is that the accuracy deteriorates.

本発明は上記の欠点を除去するために、現在変
換中の１つ前の周期の変換結果を保持する第２の
サンプルホルダーを設け、その出力電圧V_Hを積
分器の積分入力とし、この積分器の出力と電圧
V_Hを除算器へ入力し、この除算器の出力を第１
のサンプルホルダーにてサンプルし、保持して周
波数の電圧変換値として出力している。 In order to eliminate the above-mentioned drawbacks, the present invention provides a second sample holder that holds the conversion result of the previous period currently being converted, uses its output voltage V _H as an integral input of an integrator, and instrument output and voltage
V _H is input to the divider, and the output of this divider is
It is sampled with a sample holder, held, and output as a frequency voltage conversion value.

以下、実施例の第２図〜第３図により本発明を
説明する。 The present invention will be explained below with reference to FIGS. 2 and 3 of Examples.

第２図は本発明の一実施例のブロツク図であ
り、各部の信号波形は第３図のようになる。今、
周期Ｔ２において、Ｔ２に相当する周波数f₂に対
応する電圧出力V₀₂を決定するときの動作を説明
する。 FIG. 2 is a block diagram of an embodiment of the present invention, and the signal waveforms at each part are as shown in FIG. now,
The operation when determining the voltage output V ₀₂ corresponding to the frequency f ₂ corresponding to T2 in the period T2 will be explained.

周期Ｔ２の最初に、前の周期Ｔ１の測定値V_D
がタイミングパルスＰ１によりサンプルホルダー
SH１にサンプルされＴ１に対応する周波数f₁の
変換電圧V₀₁として出力される。引き続き、V₀₁
電圧はタイミングパルスＰ２によりサンプルホル
ダーSH２にサンプルされてSH２の出力V_HはV₀₁
と同じ値にセツトされる。パルスＰ２は、同時に
積分器の積分量をリセツトし、積分器の出力V_I
を０にする。 At the beginning of period T2, the measured value V _D of the previous period T1
is the sample holder due to timing pulse P1.
It is sampled by SH1 and output as a converted voltage V ₀₁ of frequency f ₁ corresponding to T1. Continuing, V ₀₁
The voltage is sampled to sample holder SH2 by timing pulse P2, and the output V _H of SH2 is V ₀₁
is set to the same value as . Pulse P2 simultaneously resets the integral quantity of the integrator and outputs V _I of the integrator.
Set to 0.

周期Ｔ２の積分開始時点からの経過時間をｔと
してパルスＰ１，Ｐ２の時間幅が極く短いとし
て、積分係数を１／ａに設定しておくと、 V_I＝１／ａ∫^t _pV_Hｔ＝１／ａV_Hｔ ……式(1) 従つて除算器の出力V_Dは V_D＝V_H／V_I＝V_H／１／ａV_Hｔ＝ａ／ｔ …式(2) 周期Ｔ２に対応する周波数をｆ２として、周期
Ｔ２の終りにはｔＴ２となるので、 V_Dａ／T₂＝ａ／１／f₂＝af2 …式(3) となり、このV_DはタイミングパルスＰ１により
SH１にサンプルされて、出力V₀₂となる。V₀₂は
式(3)よりほぼaf₂であり、この誤差は周期Ｔ２に
比較してパルスＰ１，Ｐ２の時間幅が十分小さけ
れば無視できる。 If the time width of pulses P1 and P2 is extremely short and the elapsed time from the start of integration of period T2 is t, and the integration coefficient is set to 1/a, then V _I =1/a∫ ^t _p V _H t=1/aV _H t...Formula (1) Therefore, the output V _D of the divider is V _D =V _H /V _I =V _H /1/aV _H t=a/t...Formula (2) Period T2 Assuming that the frequency corresponding to f2 is tT2 at the end of period T2, V _D a/T ₂ = a/1/f ₂ = af2 ...Equation (3), and this V _D is changed by timing pulse P1.
It is sampled by SH1 and becomes the output V ₀₂ . V ₀₂ is approximately af ₂ from equation (3), and this error can be ignored if the time width of pulses P1 and P2 is sufficiently small compared to period T2.

よつて、本実施例のＦ−Ｖコンバータの変換特
性は、V₀＝a_INとなる。 Therefore, the conversion characteristic of the F-V converter of this embodiment is V ₀ =a _IN .

ここで、入力信号の周波数が一定の定常状態の
時、周期Ｔは一定であり、この時各周期の最後に
は V_I＝１／ａV_HＴ＝１／ａV₀T＝１／ａ・ａ＝１ …式(4) （∵V₀＝af＝ａ・１／Ｔ、定常状態であるからV_H＝ V₀）となり、除算器の除数は、周波数に関係な
く一定の値となる。除算器の被除数を一定にし
て、除数を周期Ｔの一次関数とした従来の方式で
は、周波数が大きくなると除数が小さくなり、除
算器の誤差が増大するが、本発明の方式では、除
数が一定の値に収束するので、従来方式よりも誤
差が小さい。 Here, when the frequency of the input signal is in a steady state, the period T is constant, and at the end of each period, V _I = 1/aV _H T = 1/aV ₀ T = 1/a・a =1...Equation (4) (∵V ₀ =af=a·1/T, since it is a steady state, V _H =V ₀ ), and the divisor of the divider is a constant value regardless of the frequency. In the conventional method where the dividend of the divider is constant and the divisor is a linear function of the period T, as the frequency increases, the divisor becomes smaller and the error of the divider increases, but in the method of the present invention, the divisor is constant. Since it converges to the value of , the error is smaller than the conventional method.

また、周波数が小さい時は被除数であるV_Hが
小さくなり、積分器が飽和することはない。 Furthermore, when the frequency is small, the dividend V _H becomes small and the integrator does not become saturated.

次に、他の実施例を第５図のブロツク図に示
す。この実施例の動作波形を第４図に示す。_IN，
_D，Ｐ１，Ｐ２の波形は第３図と同じであるので
省略している。以下、第４図、第５図にもとづい
て説明する。第５図の破線部の回路が加わつたこ
とにより変化するのは、Ｔ１＜Ｔ２の時のV₀₁波
形であり、以下この部分を説明する。 Next, another embodiment is shown in the block diagram of FIG. FIG. 4 shows the operating waveforms of this embodiment. _IN ,
The waveforms of _D , P1, and P2 are omitted because they are the same as in FIG. 3. The explanation will be given below based on FIGS. 4 and 5. What changes due to the addition of the circuit indicated by the broken line in FIG. 5 is the V ₀₁ waveform when T1<T2, and this portion will be explained below.

今、V_C＝１に設定しておくと、Ｔ１＜Ｔ２で
あるから周期Ｔ２の始めから時間ｔ＝Ｔ１が経過
した時のV_Iの値は式(1)より V_I＝１／ａV_HT₁＝１／ａV₀₁T₁＝１／ａV₀₁・１／f₁＝１
／ａａ＝１ …式(5) となり、コンパレータ４の出力Ｐ３が第４図のよ
うに出力される。このＰ３信号により、SH１は
サンプルモードとなり、V₀は除算器出力V_Dに追
従する。なお、この時SH２はホールドモードな
ので、V_Hの値は変らない。 Now, if we set V _C = 1, since T1 < T2, the value of V _I when time t = T1 has elapsed from the beginning of period T2 is V _I = 1/aV _H from equation (1). T ₁ = 1/aV ₀₁ T ₁ = 1/aV ₀₁・1/f ₁ = 1
/aa = 1...Equation (5), and the output P3 of the comparator 4 is output as shown in FIG. This P3 signal puts SH1 into sample mode and V ₀ follows the divider output V _D. Note that since SH2 is in hold mode at this time, the value of V _H does not change.

このV₀がV_Dの値を追従している時、周期Ｔ２
の始めからの経過時間をｔ＝T_x，T_xの逆数をf_x
とすると、式(2)より、 V₀＝V_D＝ａ・１／T_x＝ａ・f_x すなわち、V₀はｔ＝T_xの時に、周期Ｔ２が終
了したと仮定した時のＴ２の周波数の変換値にな
つており、この部分はＦ−Ｖコンバータが周波数
を予測して電圧を出力している部分である。この
方式の利点は、入力周波数が突然０となり、Ｔ＝
∝となつたときＦ−Ｖコンバータが予測によつ
て、その出力を０に近づけてゆく点にある。 When this V ₀ follows the value of V _D , the period T2
The elapsed time from the beginning of is t=T _x , and the reciprocal of T _x is f _x
Then, from equation (2), V ₀ = V _D = a・1/T _x = a・f _x In other words, V ₀ is the value of T2 when t= _T This is a frequency conversion value, and this part is where the F-V converter predicts the frequency and outputs the voltage. The advantage of this method is that the input frequency suddenly becomes 0 and T=
∝, the F-V converter is at the point where its output approaches 0 based on prediction.

[Brief explanation of drawings]

第１図は従来のＦ−Ｖコンバータの例である。
f_IN…入力信号、V₀…出力信号、V_REF…２値化用
スライスレベル。第２図は、本発明の実施例である。SH１とSH
２…サンプルホルダー、６…コンパレータ、ワン
シヨツト１とワンシヨツト２…デイジタルパルス
の立下りエツヂをトリガとしてパルスを発生す
る。第３図は、第２図の各部の波形を示す。第５図
は他の実施例のブロツク図であり、その動作波形
を第４図に示す。 FIG. 1 is an example of a conventional F-V converter.
f _IN ...Input signal, V ₀ ...Output signal, V _REF ...Binarization slice level. FIG. 2 is an embodiment of the present invention. SH1 and SH
2... Sample holder, 6... Comparator, one shot 1 and one shot 2... generate a pulse using the falling edge of the digital pulse as a trigger. FIG. 3 shows waveforms at various parts in FIG. 2. FIG. 5 is a block diagram of another embodiment, and FIG. 4 shows its operating waveforms.

Claims

[Claims]

1 In a frequency-voltage converter that converts the frequency of an input signal into a voltage proportional to the frequency for each cycle of the input signal, there is a first sample holder that outputs the converted voltage V ₀ , and a first sample holder that samples and holds this voltage V ₀ . a second sample holder and its output voltage
an integrator that integrates V _H ; a divider that divides the V _H by the output of the integrator; the output from this divider is used as a sample input of a first sample holder; A timing generator is provided which discriminates between pulses and generates a pulse P1 and a subsequent pulse P2.
A frequency-to-voltage converter characterized in that it samples a sample holder and resets an integrator.