JPH0261813B2 - - Google Patents
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- JPH0261813B2 JPH0261813B2 JP2227083A JP2227083A JPH0261813B2 JP H0261813 B2 JPH0261813 B2 JP H0261813B2 JP 2227083 A JP2227083 A JP 2227083A JP 2227083 A JP2227083 A JP 2227083A JP H0261813 B2 JPH0261813 B2 JP H0261813B2
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- Japan
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- terminal
- circuit
- gate
- voltage
- transistors
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- 238000010586 diagram Methods 0.000 description 5
- 101100282455 Arabidopsis thaliana AMP1 gene Proteins 0.000 description 3
- 102100025634 Caspase recruitment domain-containing protein 16 Human genes 0.000 description 3
- 101100218464 Haloarcula sp. (strain arg-2 / Andes heights) cop2 gene Proteins 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 108060001826 COP1 Proteins 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/795—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar transistors
- H03K17/7955—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar transistors using phototransistors
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、サイリスタの特性を模擬するサイリ
スタ模擬回路に関するものである。
スタ模擬回路に関するものである。
一般に、サイリスタを用いた整流回路、或いは
インバータの実験は、そのサイリスタが実際に用
いられる電力系統より数分の１の低い電圧で行う
のが実情である。しかし、実際の電力系統より低
い電圧でサイリスタを試験すると、実際の場合よ
り、 (イ) 順方向電圧降下が大きくなる。
インバータの実験は、そのサイリスタが実際に用
いられる電力系統より数分の１の低い電圧で行う
のが実情である。しかし、実際の電力系統より低
い電圧でサイリスタを試験すると、実際の場合よ
り、 (イ) 順方向電圧降下が大きくなる。
(ロ) スイツチング速度が遅くなる。
(ハ) 一定値以下の電流では素子のON状態を維持
することができなくなる。
することができなくなる。
等の問題がある。又、多くのサイリスタを実験す
るにはそれだけの数の素子を用意しなければなら
ないが、多くの素子を用意することをは面倒であ
る。
るにはそれだけの数の素子を用意しなければなら
ないが、多くの素子を用意することをは面倒であ
る。
本発明はこれらの点を鑑みてなされたもので、
電子回路により実際に用いられる場合と等価にな
るように各種のサイリスタの特性を模擬し、もつ
て低い電圧で試験しても実際の電力系統で用いら
れるのと同等の特性で試験することができるサイ
リスタ模擬回路を簡単な構成によつて実現したも
のである。本発明によれば、各種のサイリスタを
用いた整流回路、或いはインバータの実験を行う
場合に用いて好適である。
電子回路により実際に用いられる場合と等価にな
るように各種のサイリスタの特性を模擬し、もつ
て低い電圧で試験しても実際の電力系統で用いら
れるのと同等の特性で試験することができるサイ
リスタ模擬回路を簡単な構成によつて実現したも
のである。本発明によれば、各種のサイリスタを
用いた整流回路、或いはインバータの実験を行う
場合に用いて好適である。
第１図はサイリスタを用いた整流回路における
サイリスタの特性を説明するための図である。図
において、SCRはサイリスタ（以下、単にSCR
と記す）で、この素子はアノード電極Ａ、カソー
ド電極Ｋ、及びゲート電極Ｇを有する。ｅは交流
電圧、ｉは負荷回路LOに流れる整流電流を示す
ものである。周知のように、SCRはアノード電
極Ａの電位がカソード電極のそれより高いときに
ゲート電極Ｇにパルスを印加すると導通し、Ａ−
Ｋ電極間の電位関係が逆転するとOFFになる。
これにより交流電圧ｅは整流され、その整流電流
ｉが負荷回路LOに供給される。導通状態にある
SCRゲートパルスを加えても、その導通状態は
変化しない。本発明はこのようなSCRの特性を
模擬したもので、その実施例を第２図に示す。
サイリスタの特性を説明するための図である。図
において、SCRはサイリスタ（以下、単にSCR
と記す）で、この素子はアノード電極Ａ、カソー
ド電極Ｋ、及びゲート電極Ｇを有する。ｅは交流
電圧、ｉは負荷回路LOに流れる整流電流を示す
ものである。周知のように、SCRはアノード電
極Ａの電位がカソード電極のそれより高いときに
ゲート電極Ｇにパルスを印加すると導通し、Ａ−
Ｋ電極間の電位関係が逆転するとOFFになる。
これにより交流電圧ｅは整流され、その整流電流
ｉが負荷回路LOに供給される。導通状態にある
SCRゲートパルスを加えても、その導通状態は
変化しない。本発明はこのようなSCRの特性を
模擬したもので、その実施例を第２図に示す。
第２図において、ＡはSCRのアノード電極、
Ｋはカソード電極、Ｇはゲート電極に相当する端
子をそれぞれ示すものである。本発明に係る模擬
回路によつてSCRを用いる回路の試験をする場
合、Ａ−Ｋ端子間に第３図イに示す交流電圧ｅが
加えられる。そうすると半サイクルの間Ａ−Ｋ端
子間電圧は正となり、この正となる半波の電圧ｅ
は電圧検出差動アンプＡ１で検出され、その検出
電圧はコンパレータCOP１に加えられる。コン
パレータCOP１は第３図ハに示す如くの電圧Ｖ
を出力し、この電圧信号ＶはアンドゲートAG１
に加えられる。ゲート端子Ｇは分離された一対の
端子Ｇ１，Ｇ２よりなる。ゲート端子Ｇ１，Ｇ２
に加えられたゲートパルスは、フオトカプラPH
１，PH２に加えられる。フオトカプラPH１の
出力はインバータIV１を介してアンドゲートAG
１に加えられ、またPH２の出力はインバータIV
２を介してオア−ゲートORに加えられる。SCR
の特性を模擬するとき、ゲート端子Ｇ２は“Ｌ”
のレベルの信号が加えられるようになつている。
FFはJKフリツプ・フロツプ回路（以下、単に
FF回路という）で、そのクロツク入力端子CKに
アンドゲートAG１の出力が加えられ、Ｊ端子に
は電源＋Vcが加えられている。またＫ端子はコ
モンに接続され、リセツト端子RESはオア−ゲ
ートORの出力端に接続されている。Ａ−Ｋ端子
間の電圧が正のとき、ゲート端子Ｇ１に第３図ロ
に示す如く“Ｌ”（ロウ）から“Ｈ”（ハイ）とな
るON信号を加えると、このON信号はフオトカ
プラPH１、インバータIV１及びアンドゲート
AG１を介してFF回路のクロツク入力端子CKに
加えられる。その結果、FF回路の出力Ｑは“Ｌ”
より“Ｈ”レベルとなる。この“Ｈ”信号はイン
バータIV３，IV４に加えられ、“Ｌ”レベルとな
る。SCRの特性を模擬するとき、ゲート端子Ｇ
２には“Ｌ”レベルの信号が与えられているの
で、インバータIV２の出力は“Ｌ”レベルとな
つている。Ｑ１，Ｑ２はスイツチング用トランジ
スタ、Ｑ１′，Ｑ２′はトランジスタＱ１，Ｑ２を
駆動するトランジスタで、それらのベース電極は
インバータIV３，IV４の出力端にそれぞれ接続
されている。前記したように、インバータIV３，
IV４の出力は共に“Ｌ”レベルとなつている。
この“Ｌ”レベルの信号が加えられると駆動用ト
ランジスタＱ１′，Ｑ２′は共にONとなる。その
結果、Ｑ１，Ｑ２の出力で駆動されるスイツチン
グトランジスタＱ１，Ｑ２はONとなる。Ｒ１，
Ｒ２はシヤント抵抗素子で、スイツチングトラン
ジスタＱ１，Ｑ２の両エミツタ電極間に直列に接
続され、抵抗素子Ｒ１とＲ２の接続点はコモンに
接続されている。このように抵抗素子Ｒ１，Ｒ２
がスイツチングトランジスタＱ１，Ｑ２間に接続
されることにより、両トランジスタＱ１，Ｑ２が
導通すると、電流ｉがアノード端子Ａ、トランジ
スタＱ１、抵抗素子Ｒ１，Ｒ２及びトランジスタ
Ｑ２を介してカソード端子Ｋに流れる。この電流
ｉの波形はは第３図ニの如くなる。即ち、ゲート
端子Ｇ１に加えられる“Ｌ”から“Ｈ”レベルに
なる第３図ロに示すON信号によつてトリガさ
れ、SCRのアノード電極Ａとカソード電極Ｋに
相当する端子Ａ−Ｋ間に電流ｉが流れる。この電
流は第２図に示すようなＲ，Ｌよりなる負荷回路
LOに整流電流ｉとして供給される。
Ｋはカソード電極、Ｇはゲート電極に相当する端
子をそれぞれ示すものである。本発明に係る模擬
回路によつてSCRを用いる回路の試験をする場
合、Ａ−Ｋ端子間に第３図イに示す交流電圧ｅが
加えられる。そうすると半サイクルの間Ａ−Ｋ端
子間電圧は正となり、この正となる半波の電圧ｅ
は電圧検出差動アンプＡ１で検出され、その検出
電圧はコンパレータCOP１に加えられる。コン
パレータCOP１は第３図ハに示す如くの電圧Ｖ
を出力し、この電圧信号ＶはアンドゲートAG１
に加えられる。ゲート端子Ｇは分離された一対の
端子Ｇ１，Ｇ２よりなる。ゲート端子Ｇ１，Ｇ２
に加えられたゲートパルスは、フオトカプラPH
１，PH２に加えられる。フオトカプラPH１の
出力はインバータIV１を介してアンドゲートAG
１に加えられ、またPH２の出力はインバータIV
２を介してオア−ゲートORに加えられる。SCR
の特性を模擬するとき、ゲート端子Ｇ２は“Ｌ”
のレベルの信号が加えられるようになつている。
FFはJKフリツプ・フロツプ回路（以下、単に
FF回路という）で、そのクロツク入力端子CKに
アンドゲートAG１の出力が加えられ、Ｊ端子に
は電源＋Vcが加えられている。またＫ端子はコ
モンに接続され、リセツト端子RESはオア−ゲ
ートORの出力端に接続されている。Ａ−Ｋ端子
間の電圧が正のとき、ゲート端子Ｇ１に第３図ロ
に示す如く“Ｌ”（ロウ）から“Ｈ”（ハイ）とな
るON信号を加えると、このON信号はフオトカ
プラPH１、インバータIV１及びアンドゲート
AG１を介してFF回路のクロツク入力端子CKに
加えられる。その結果、FF回路の出力Ｑは“Ｌ”
より“Ｈ”レベルとなる。この“Ｈ”信号はイン
バータIV３，IV４に加えられ、“Ｌ”レベルとな
る。SCRの特性を模擬するとき、ゲート端子Ｇ
２には“Ｌ”レベルの信号が与えられているの
で、インバータIV２の出力は“Ｌ”レベルとな
つている。Ｑ１，Ｑ２はスイツチング用トランジ
スタ、Ｑ１′，Ｑ２′はトランジスタＱ１，Ｑ２を
駆動するトランジスタで、それらのベース電極は
インバータIV３，IV４の出力端にそれぞれ接続
されている。前記したように、インバータIV３，
IV４の出力は共に“Ｌ”レベルとなつている。
この“Ｌ”レベルの信号が加えられると駆動用ト
ランジスタＱ１′，Ｑ２′は共にONとなる。その
結果、Ｑ１，Ｑ２の出力で駆動されるスイツチン
グトランジスタＱ１，Ｑ２はONとなる。Ｒ１，
Ｒ２はシヤント抵抗素子で、スイツチングトラン
ジスタＱ１，Ｑ２の両エミツタ電極間に直列に接
続され、抵抗素子Ｒ１とＲ２の接続点はコモンに
接続されている。このように抵抗素子Ｒ１，Ｒ２
がスイツチングトランジスタＱ１，Ｑ２間に接続
されることにより、両トランジスタＱ１，Ｑ２が
導通すると、電流ｉがアノード端子Ａ、トランジ
スタＱ１、抵抗素子Ｒ１，Ｒ２及びトランジスタ
Ｑ２を介してカソード端子Ｋに流れる。この電流
ｉの波形はは第３図ニの如くなる。即ち、ゲート
端子Ｇ１に加えられる“Ｌ”から“Ｈ”レベルに
なる第３図ロに示すON信号によつてトリガさ
れ、SCRのアノード電極Ａとカソード電極Ｋに
相当する端子Ａ−Ｋ間に電流ｉが流れる。この電
流は第２図に示すようなＲ，Ｌよりなる負荷回路
LOに整流電流ｉとして供給される。
なお、端子Ａ−Ｋ間が導通する条件として、上
述の実施例では端子Ｋに対して端子Ａの電圧ｅが
正で、ゲートパルスとして第３図ロに示す如くの
“Ｌ”から“Ｈ”レベルに変化する信号を用いた
場合を説明したが、ゲート端子Ｇ１に加えるパル
ス信号に“Ｈ”レベルのものを用いれば、端子Ａ
−Ｋ間の電圧が負から正になつても同様に端子Ａ
−Ｋ間は導通する。端子Ａ−Ｋ間が導通すると抵
抗素子Ｒ１，Ｒ２には電流ｉに対応した電圧降下
が生じる。この電圧降下は電流検出差動アンプＡ
３で検出されたのち、コンパレータCOP２に加
えられる。電流ｉが零になるとコンパレータ
COP２はそれを検出し、COP２は第３図ホに示
すパルス信号Ｉを出力する。このパルス信号Ｉは
オア−ゲートORを介して回路をリセツトするリ
セツト信号としてFF回路の端子RESに加えられ
る。FF回路のＱ信号波形を第３図ヘに示す。FF
回路のＱ信号が“Ｈ”レベルにあり、端子Ａ−Ｋ
間が導通状態にあるとき、端子Ｇ１に“Ｈ”より
“Ｌ”レベルになるトリガを与えてもFF回路の状
態は反転せず、Ｑ出力は“Ｈ”レベルを維持した
ままとなる。
述の実施例では端子Ｋに対して端子Ａの電圧ｅが
正で、ゲートパルスとして第３図ロに示す如くの
“Ｌ”から“Ｈ”レベルに変化する信号を用いた
場合を説明したが、ゲート端子Ｇ１に加えるパル
ス信号に“Ｈ”レベルのものを用いれば、端子Ａ
−Ｋ間の電圧が負から正になつても同様に端子Ａ
−Ｋ間は導通する。端子Ａ−Ｋ間が導通すると抵
抗素子Ｒ１，Ｒ２には電流ｉに対応した電圧降下
が生じる。この電圧降下は電流検出差動アンプＡ
３で検出されたのち、コンパレータCOP２に加
えられる。電流ｉが零になるとコンパレータ
COP２はそれを検出し、COP２は第３図ホに示
すパルス信号Ｉを出力する。このパルス信号Ｉは
オア−ゲートORを介して回路をリセツトするリ
セツト信号としてFF回路の端子RESに加えられ
る。FF回路のＱ信号波形を第３図ヘに示す。FF
回路のＱ信号が“Ｈ”レベルにあり、端子Ａ−Ｋ
間が導通状態にあるとき、端子Ｇ１に“Ｈ”より
“Ｌ”レベルになるトリガを与えてもFF回路の状
態は反転せず、Ｑ出力は“Ｈ”レベルを維持した
ままとなる。
上述はサイリスタSCRの特性を模擬した場合
の実施例であるが、本発明の回路はゲート ター
ン オフ サイリスタGTOの特性も模擬するこ
とができる。これを説明すると次の如くなる。な
お、この場合ゲート端子Ｇ１に加えられるON信
号により、端子Ａ−Ｋ間は導通状態にあるものと
する。この状態のとき、ゲート端子Ｇ２に第３図
トに示す“Ｌ”より“Ｈ”レベルになる信号を加
えると、オア−ゲートORに“Ｈ”レベルが加わ
り、このオアゲートORが出力する“Ｈ”レベル
の信号によりFF回路がリセツトされる。その結
果、トランジスタＱ１，Ｑ２、Ｑ１，Ｑ２が
OFFになり、端子Ａ−Ｋ間は不導通になる。ゲ
ート端子Ｇ２に加えられる信号レベルを“Ｈ”よ
り“Ｌ”にすると、FF回路を含む回路のリセツ
ト状態は端子Ｇ１が“Ｈ”レベルで、端子Ａの電
圧が端子Ｋに対して正であれば解除され、トラン
ジスタＱ１′，Ｑ２′、Ｑ１，Ｑ２は共にONにな
り、端子Ａ−Ｋ間に第３図チに示す電流ｉが流れ
る。第３図チに示す電流ｉの波形は明らかに
GTOの特性を模擬したものとなる。
の実施例であるが、本発明の回路はゲート ター
ン オフ サイリスタGTOの特性も模擬するこ
とができる。これを説明すると次の如くなる。な
お、この場合ゲート端子Ｇ１に加えられるON信
号により、端子Ａ−Ｋ間は導通状態にあるものと
する。この状態のとき、ゲート端子Ｇ２に第３図
トに示す“Ｌ”より“Ｈ”レベルになる信号を加
えると、オア−ゲートORに“Ｈ”レベルが加わ
り、このオアゲートORが出力する“Ｈ”レベル
の信号によりFF回路がリセツトされる。その結
果、トランジスタＱ１，Ｑ２、Ｑ１，Ｑ２が
OFFになり、端子Ａ−Ｋ間は不導通になる。ゲ
ート端子Ｇ２に加えられる信号レベルを“Ｈ”よ
り“Ｌ”にすると、FF回路を含む回路のリセツ
ト状態は端子Ｇ１が“Ｈ”レベルで、端子Ａの電
圧が端子Ｋに対して正であれば解除され、トラン
ジスタＱ１′，Ｑ２′、Ｑ１，Ｑ２は共にONにな
り、端子Ａ−Ｋ間に第３図チに示す電流ｉが流れ
る。第３図チに示す電流ｉの波形は明らかに
GTOの特性を模擬したものとなる。
このように、本発明においては各種サイリスタ
（SCR及びGTO）の特性を電子回路で模擬するこ
とができる。ここの模擬回路を用いて整流回路或
いはインバータの実験をすることにより、低い電
圧でも実際の電力系統に用いたSCR又はGTOと
同様な特性でこれを行うことができ、前記したイ
〜ハの欠点を除去することができる。かつ、１つ
の回路でSCRとGTOサイリスタの特性を模擬す
ることができ、加えて、多くのサイリスタを用い
た回路を実験する場合に本発明に係る回路を１つ
用意すればよいので、実用にあたつて極めて便利
である。
（SCR及びGTO）の特性を電子回路で模擬するこ
とができる。ここの模擬回路を用いて整流回路或
いはインバータの実験をすることにより、低い電
圧でも実際の電力系統に用いたSCR又はGTOと
同様な特性でこれを行うことができ、前記したイ
〜ハの欠点を除去することができる。かつ、１つ
の回路でSCRとGTOサイリスタの特性を模擬す
ることができ、加えて、多くのサイリスタを用い
た回路を実験する場合に本発明に係る回路を１つ
用意すればよいので、実用にあたつて極めて便利
である。
なお、更に本発明の実例においては
(イ) 端子Ａ−Ｋ間にスイツチングトランジスタＱ
１，Ｑ２を用いているので、ONの時の順方向
電圧降下が低い。特に、トランヂスタＱ２はト
ランジスタの逆hfeを使用しているため、特に
電圧降下が小さい。
１，Ｑ２を用いているので、ONの時の順方向
電圧降下が低い。特に、トランヂスタＱ２はト
ランジスタの逆hfeを使用しているため、特に
電圧降下が小さい。
(ロ) ゲート端子ＧをＧ１とＧ２の２つの端子に分
離し、かつフオトカプラPH１，PH２を用い
て絶縁するように構成したので、SCR，GTO
の特性を模擬した出力を得るのに適した回路を
実現することができる。
離し、かつフオトカプラPH１，PH２を用い
て絶縁するように構成したので、SCR，GTO
の特性を模擬した出力を得るのに適した回路を
実現することができる。
(ハ) トランジスタＱ２がなく、Ｑ１のみでスイツ
チングさせると、一般にＱ１のＢ−Ｅ間逆耐圧
が数Ｖ程度と低く、高い電圧を印加することが
できないが、本発明においてはスイツチングト
ランジスタＱ２を付加したので、このＱ２のＣ
−Ｂ間で高い電圧をもたすことができる。
チングさせると、一般にＱ１のＢ−Ｅ間逆耐圧
が数Ｖ程度と低く、高い電圧を印加することが
できないが、本発明においてはスイツチングト
ランジスタＱ２を付加したので、このＱ２のＣ
−Ｂ間で高い電圧をもたすことができる。
等の効果があるものである。
第１図はSCRの特性を説明するための図、第
２図は本発明の一実施例の回路図、第３図は第２
図回路の動作を説明するための図である。 Ｇ１，Ｇ２……ゲート端子、Ａ……アノード端
子、Ｋ……カソード端子、AG１……アンドゲー
ト、FF……フリツプ・フロツプ回路、Ｑ１，Ｑ
２……スイツチングトランジスタ、Ａ１，COP
１……電圧検出手段、Ａ３，COP２……電流検
出手段。
２図は本発明の一実施例の回路図、第３図は第２
図回路の動作を説明するための図である。 Ｇ１，Ｇ２……ゲート端子、Ａ……アノード端
子、Ｋ……カソード端子、AG１……アンドゲー
ト、FF……フリツプ・フロツプ回路、Ｑ１，Ｑ
２……スイツチングトランジスタ、Ａ１，COP
１……電圧検出手段、Ａ３，COP２……電流検
出手段。
Claims (1)
- １ 第１のゲート端子に加えられるパルス信号が
ゲート回路を介してクロツク入力端子に与えられ
るフリツプ・フロツプ回路、このフリツプ・フロ
ツプ回路の出力でその導通が制御される第１及び
第２のトランジスタ、この一対のトランジスタの
それぞれの一方の電極間に接続された抵抗素子、
前記第１のトランジスタの他方の電極に接続され
たアノード端子及び第２のトランジスタの他方の
電極に接続されたカソード端子、このアノード端
子とカソード端子間の電圧を検出しその出力で前
記ゲート回路のゲート状態を制御する電圧検出手
段、前記アノード端子より前記一対のトランジス
タを介してカソード端子に流れる電流を前記抵抗
素子に生じる電圧降下により検出しその出力で前
記フリツプ・フロツプ回路をリセツトさせる電流
検出手段、及び第２のゲート端子に加えられる信
号で前記一対のトランジスタの導通を遮断させる
遮断手段を具備したサイリスタ模擬回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022270A JPS59148427A (ja) | 1983-02-14 | 1983-02-14 | サイリスタ模擬回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022270A JPS59148427A (ja) | 1983-02-14 | 1983-02-14 | サイリスタ模擬回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59148427A JPS59148427A (ja) | 1984-08-25 |
| JPH0261813B2 true JPH0261813B2 (ja) | 1990-12-21 |
Family
ID=12078068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58022270A Granted JPS59148427A (ja) | 1983-02-14 | 1983-02-14 | サイリスタ模擬回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148427A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62107231A (ja) * | 1985-10-31 | 1987-05-18 | Mazda Motor Corp | エンジンの排気装置 |
| US4813232A (en) * | 1986-05-30 | 1989-03-21 | Mazda Motor Corporation | Exhaust device for internal combustion engine |
| JP2624721B2 (ja) * | 1987-10-30 | 1997-06-25 | 株式会社日立製作所 | 電力系統シミュレータに用いられる変換器バルブの模擬回路 |
| JPH01206231A (ja) * | 1988-02-12 | 1989-08-18 | Nippon Autom:Kk | 柔軟容器のリーク検査用治具 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370332U (ja) * | 1976-11-16 | 1978-06-13 | ||
| JPS5559512U (ja) * | 1978-10-14 | 1980-04-23 |
-
1983
- 1983-02-14 JP JP58022270A patent/JPS59148427A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59148427A (ja) | 1984-08-25 |
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