JPH0262054A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
- Publication number
- JPH0262054A JPH0262054A JP21332088A JP21332088A JPH0262054A JP H0262054 A JPH0262054 A JP H0262054A JP 21332088 A JP21332088 A JP 21332088A JP 21332088 A JP21332088 A JP 21332088A JP H0262054 A JPH0262054 A JP H0262054A
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- JP
- Japan
- Prior art keywords
- gate electrode
- gaas
- film
- compound semiconductor
- active layer
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は化合物半導体装置のうち、特にＧａＡｓなどＭ
Ｅ Ｓ Ｆ ＥＴの構成に関する。
Ｅ Ｓ Ｆ ＥＴの構成に関する。
例えば、ＧａＡｓＭＥ Ｓ Ｆ ＥＴ （ガリウム砒素
金属半導体電界効果トランジスタ）は衛星通信、地上マ
イクロ波通信用として汎用されているが、このようなＭ
ＥＳＦＥＴにおいては一層の高性能化が要望されている
。
金属半導体電界効果トランジスタ）は衛星通信、地上マ
イクロ波通信用として汎用されているが、このようなＭ
ＥＳＦＥＴにおいては一層の高性能化が要望されている
。
３、発明の詳細な説明
［概要コ
ＧａＡｓなどＭＥＳＦＥＴの構成に関し、ショートチャ
ネル効果を誘起することなく、短ゲート化することを目
的とし、 化合物半導体ＭＥＳＦＥＴに設けたゲート電極に接合す
る動作層において、該動作層の前記ゲート電極とは反対
側の面が少なくともゲート電極直下部分において絶縁膜
と接するように構成されて［従来の技術と発明が解決し
ようとする課題］第３図ｆａ）は従来のＧａＡｓＭＥ
Ｓ Ｆ ＥＴの断面図を示しており、１は半絶縁性（Ｓ
Ｉ −） ＧａＡｓ基板。
ネル効果を誘起することなく、短ゲート化することを目
的とし、 化合物半導体ＭＥＳＦＥＴに設けたゲート電極に接合す
る動作層において、該動作層の前記ゲート電極とは反対
側の面が少なくともゲート電極直下部分において絶縁膜
と接するように構成されて［従来の技術と発明が解決し
ようとする課題］第３図ｆａ）は従来のＧａＡｓＭＥ
Ｓ Ｆ ＥＴの断面図を示しており、１は半絶縁性（Ｓ
Ｉ −） ＧａＡｓ基板。
２はノンドープ（ｉ ）ＧａＡｓ層、３はｎ Ｇａ
Ａｓ動作層、４はＡｕＧｅ ／ Ｎ ｔ ／ Ａｕから
なるソース・ドレイン電極、５はマツシュルーム形のタ
ングステンシリサイド（Ｗ Ｓ ｉ ）からなるゲート
電極、６はリセス部で、このリセス部分にショットキー
接合が形成されている。
Ａｓ動作層、４はＡｕＧｅ ／ Ｎ ｔ ／ Ａｕから
なるソース・ドレイン電極、５はマツシュルーム形のタ
ングステンシリサイド（Ｗ Ｓ ｉ ）からなるゲート
電極、６はリセス部で、このリセス部分にショットキー
接合が形成されている。
ここに、リセス構造を設ける理由はゲート電極を表面電
位の存在する位置から遠ざけ、且つ、電界を分散して高
耐圧化できる等の利点があるためで、また、マツシュル
ーム形（きのこ形）のゲート電極を形成するのは、微細
なゲート電極を形成するためにただ単にゲート長を短縮
しただけでは断面積に反比例した抵抗分（Ｒｇ ）が増
加して雑音指数（ＮＦ）が低下するから、ゲート電極の
断面積を拡げるためのもので、このように断面積を拡げ
れば表面積も拡がり、ＧＨｚ級の高周波域では信号の導
体抵抗を低下させることができるためである。
位の存在する位置から遠ざけ、且つ、電界を分散して高
耐圧化できる等の利点があるためで、また、マツシュル
ーム形（きのこ形）のゲート電極を形成するのは、微細
なゲート電極を形成するためにただ単にゲート長を短縮
しただけでは断面積に反比例した抵抗分（Ｒｇ ）が増
加して雑音指数（ＮＦ）が低下するから、ゲート電極の
断面積を拡げるためのもので、このように断面積を拡げ
れば表面積も拡がり、ＧＨｚ級の高周波域では信号の導
体抵抗を低下させることができるためである。
このようなＧａＡｓＭＥ Ｓ Ｆ ＥＴは周波数特性・
利得の向上を図っているが、そのためにはゲート・ソー
ス間の寄生容量Ｃｇｓを低減させることが重要であり、
それには短ゲート化が最も有効である。
利得の向上を図っているが、そのためにはゲート・ソー
ス間の寄生容量Ｃｇｓを低減させることが重要であり、
それには短ゲート化が最も有効である。
しかし、ゲート電極が短ゲート化するとショートチャネ
ル効果が現れ、相互コンダクタンスＧｍの圧縮がおこる
。即ち、高電界でＧｎ＋が小さくなって利得が小になる
と云うことで、これは空乏層の拡がりによって動作層が
カントされても、なおｉ−ＧａＡｓ層を通るサブスレー
ショルド電流（回り込み電流）が生じるものである。な
お、ｉ −ＧａＡｓ基板２はエピタキシャル成長時のｎ
−ＧａＡｓ動作層３との界面欠陥を減少させるために介
在させているものである。
ル効果が現れ、相互コンダクタンスＧｍの圧縮がおこる
。即ち、高電界でＧｎ＋が小さくなって利得が小になる
と云うことで、これは空乏層の拡がりによって動作層が
カントされても、なおｉ−ＧａＡｓ層を通るサブスレー
ショルド電流（回り込み電流）が生じるものである。な
お、ｉ −ＧａＡｓ基板２はエピタキシャル成長時のｎ
−ＧａＡｓ動作層３との界面欠陥を減少させるために介
在させているものである。
そこで、上記のようなサブスレーショルド電流を減少さ
せて、ショートチャネル効果を低減させるために、第３
図（ｂｌに示す従来の他のＧａＡｓＭＥＳＦＥＴの構造
も提案されており、同図はｌ ＧａＡｓ層２の代わり
にノンドープ（ｉ ） ＡｌＧａＡｓ層７をヘテロ接
合して、ショートチャネル効果を軽減させようとした構
造である。かくすれば、ＧａＡｓのバンドギャップ１．
４２ｅＶに比べてＡｌＧａＡｓのバンドギャップは１．
６〜１．７ ｅＶであるから、バンドギャップの広い分
だけサブスレーショルド電流を減少させることができる
。
せて、ショートチャネル効果を低減させるために、第３
図（ｂｌに示す従来の他のＧａＡｓＭＥＳＦＥＴの構造
も提案されており、同図はｌ ＧａＡｓ層２の代わり
にノンドープ（ｉ ） ＡｌＧａＡｓ層７をヘテロ接
合して、ショートチャネル効果を軽減させようとした構
造である。かくすれば、ＧａＡｓのバンドギャップ１．
４２ｅＶに比べてＡｌＧａＡｓのバンドギャップは１．
６〜１．７ ｅＶであるから、バンドギャップの広い分
だけサブスレーショルド電流を減少させることができる
。
しかし、ゲート長が更に短くなって０．２μｍ以下にな
ると、再びショートチャネル効果が激しくなって、高周
波化・高利得化が実現できないといつた問題を生じてい
る。
ると、再びショートチャネル効果が激しくなって、高周
波化・高利得化が実現できないといつた問題を生じてい
る。
本発明はこのような問題点を解消させ、ショートチャネ
ル効果を誘起することなく、短ゲート化することを目的
とした化合物半導体装置を提案するものである。
ル効果を誘起することなく、短ゲート化することを目的
とした化合物半導体装置を提案するものである。
［課題を解決するための手段］
その課題は、化合物半導体ＭＥＳＦＥＴに設けたゲート
電極に接合する動作層において、該動作層の前記ゲート
電極とは反対側の面が少なくともゲート電極直下部分に
おいて絶縁膜と接しているように構成した化合物半導体
装置によって達成される。
電極に接合する動作層において、該動作層の前記ゲート
電極とは反対側の面が少なくともゲート電極直下部分に
おいて絶縁膜と接しているように構成した化合物半導体
装置によって達成される。
［作用］
即ち、本発明はバンドギャップの極めて大きな絶縁膜と
動作層を接触させて、サブスレーショルド電流の発生を
抑止する。そのためには、ゲート電極下の基板をエツチ
ング除去して、その代わりに絶縁膜を被覆する。そうす
れば、ショートチャネル効果が現れず、高周波化・高利
得化されたＭＥＳＦＥＴが得られる。
動作層を接触させて、サブスレーショルド電流の発生を
抑止する。そのためには、ゲート電極下の基板をエツチ
ング除去して、その代わりに絶縁膜を被覆する。そうす
れば、ショートチャネル効果が現れず、高周波化・高利
得化されたＭＥＳＦＥＴが得られる。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかるＧａＡｓＭＥ Ｓ Ｆ ＥＴの
断面図で、１１は半絶縁性（Ｓ ｒ −） ＧａＡｓ基
板、１７はノンドープ（ｉ−）ＡｌＧａＡｓ層、１３は
ｎ −ＧａＡｓ動作層、１４はＡｕＧｅ／ Ｎｉ ／
Ａｕからなるソース・ドレイン電極、 １５はＷ Ｓ
ｉからなるゲート電極、 １６はリセス部、 １８は窒
化シリコン（Ｓｉ３ Ｎ４ ）膜、酸化シリコン（Ｓｉ
Ｏ２）膜などからなる絶縁膜である。図示のように、上
面でゲート電極１５とショットキーしたｎ−ＧａＡｓ動
作層１３はゲート電極とは反対側の裏面で絶縁膜１８と
接触しており、絶縁膜のバンドギャップは極めて大きく
、その値は５〜９であるからサブスレーショルド電流が
抑制され、ショートチャネル効果の誘起されない高周波
特性の優れたＦＥＴが得られる。
断面図で、１１は半絶縁性（Ｓ ｒ −） ＧａＡｓ基
板、１７はノンドープ（ｉ−）ＡｌＧａＡｓ層、１３は
ｎ −ＧａＡｓ動作層、１４はＡｕＧｅ／ Ｎｉ ／
Ａｕからなるソース・ドレイン電極、 １５はＷ Ｓ
ｉからなるゲート電極、 １６はリセス部、 １８は窒
化シリコン（Ｓｉ３ Ｎ４ ）膜、酸化シリコン（Ｓｉ
Ｏ２）膜などからなる絶縁膜である。図示のように、上
面でゲート電極１５とショットキーしたｎ−ＧａＡｓ動
作層１３はゲート電極とは反対側の裏面で絶縁膜１８と
接触しており、絶縁膜のバンドギャップは極めて大きく
、その値は５〜９であるからサブスレーショルド電流が
抑制され、ショートチャネル効果の誘起されない高周波
特性の優れたＦＥＴが得られる。
次に、第２図（ａｌ〜（ａは本発明にかかる製造方法の
工程順断面図を示しており、順を追って説明する。
工程順断面図を示しており、順を追って説明する。
第２図（ａ）参照；まず、Ｓ ｌ−ＧａＡｓ基板１１上
にｉ−Ａ ｌＧａＡｓ層１７（膜厚Ｑ、５ｐ ｍ） 、
ｎ −ＧａＡｓ動作Ｍ１３（膜厚０．３μｍ）をエ
ピタキシャル成長し、その上にソース・ドレイン電極１
４を形成し、リセス部１６をウェットエツチングした後
、プラズマ化学気相成長（ＰＣＶＤ）法によってＳｉ３
Ｎ４膜１９（膜厚１０００人）および５ｉ０２膜２０（
膜厚３０００人）を被覆する。なお、ソース・ドレイン
電極１４はＡｕＧｅを被着し、Ｎｉを介してＡｕを積層
したＡｕＧｅ／Ｎｉ／Ａｕからなる３層電極である。
にｉ−Ａ ｌＧａＡｓ層１７（膜厚Ｑ、５ｐ ｍ） 、
ｎ −ＧａＡｓ動作Ｍ１３（膜厚０．３μｍ）をエ
ピタキシャル成長し、その上にソース・ドレイン電極１
４を形成し、リセス部１６をウェットエツチングした後
、プラズマ化学気相成長（ＰＣＶＤ）法によってＳｉ３
Ｎ４膜１９（膜厚１０００人）および５ｉ０２膜２０（
膜厚３０００人）を被覆する。なお、ソース・ドレイン
電極１４はＡｕＧｅを被着し、Ｎｉを介してＡｕを積層
したＡｕＧｅ／Ｎｉ／Ａｕからなる３層電極である。
なお、このように、ソース・ドレイン電極１４を最初に
形成し、次に、リセス部１６とゲート電極１５を形成す
る理由はリセス部の形成がＦＥＴの特性に大きな影響が
あるためである。
形成し、次に、リセス部１６とゲート電極１５を形成す
る理由はリセス部の形成がＦＥＴの特性に大きな影響が
あるためである。
第２図（ｂ）参照；次いで、電子ビーム露光法によって
ゲート電極部分を開口したレジスト膜マスク２１を形成
し、リアクティブイオンエツチング（ＲｌＥ）によって
ゲート電極部分を窓開けする。
ゲート電極部分を開口したレジスト膜マスク２１を形成
し、リアクティブイオンエツチング（ＲｌＥ）によって
ゲート電極部分を窓開けする。
第２図（Ｃ１参照；次いで、レジスト膜マスク２１を除
去し、ゲート電極膜をスパッタ法で被着し、フォトプロ
セスによってパターンニングした後、ＳｉＯ２膜２０を
エツチング除去すると、マツシュルーム形状のゲート電
極１５が形成される。以上は従来と同様の形成法である
。
去し、ゲート電極膜をスパッタ法で被着し、フォトプロ
セスによってパターンニングした後、ＳｉＯ２膜２０を
エツチング除去すると、マツシュルーム形状のゲート電
極１５が形成される。以上は従来と同様の形成法である
。
第２図（ｄｌ参照；次いで、Ｓ Ｉ −ＧａＡｓ基板１
１面にゲート電極の裏面部分を開口したレジスト膜マス
ク２２を形成する。
１面にゲート電極の裏面部分を開口したレジスト膜マス
ク２２を形成する。
第２図（８１参照−次いで、ＲｌＥ法によってＣＣｌ２
Ｆ２ガスを反応ガスとしてＧａＡｓ基板をエツチングす
る。その時、この反応ガスによってＡｌＧａＡｓは殆ど
エツチングされないで界面で停止する。
Ｆ２ガスを反応ガスとしてＧａＡｓ基板をエツチングす
る。その時、この反応ガスによってＡｌＧａＡｓは殆ど
エツチングされないで界面で停止する。
第２図（ｆ）参照；次いで、ＨＦと１１２０２とを混合
し、これを希釈した溶液を用いてｉ −ＡｌＧａＡｓ層
１７をウェットエツチングしてｎ −ＧａＡｓ動作層１
３を露出させる。
し、これを希釈した溶液を用いてｉ −ＡｌＧａＡｓ層
１７をウェットエツチングしてｎ −ＧａＡｓ動作層１
３を露出させる。
第２図Ｃｇｌ参照；しかる後、レジスト膜マスク２２を
除去し、ＰＣＶＤ法によって膜厚１０００人のＳ４３
Ｎ４膜２３をｎ −ＧａＡｓ動作層１３の露出面に被着
する。
除去し、ＰＣＶＤ法によって膜厚１０００人のＳ４３
Ｎ４膜２３をｎ −ＧａＡｓ動作層１３の露出面に被着
する。
Ｓｉ、３Ｎ４膜の代わりに他の５ｔ０２膜を被着しても
良い。
良い。
このように構成すれば、ゲート電極直下の空乏層が形成
される部分にｉ ＡｌＧａＡｓ層１７がなく、サブス
レーショルド電流が抑止されて、ショートチャネル効果
が現れなくなり、短ゲート化ができる。
される部分にｉ ＡｌＧａＡｓ層１７がなく、サブス
レーショルド電流が抑止されて、ショートチャネル効果
が現れなくなり、短ゲート化ができる。
従って、周波数特性・利得の向上が可能になる。
なお、上記例はＧａＡｓＭＥＳＦＥＴで説明したが、そ
れ以外の化合物半導体ＭＥＳＦＥＴにも適用して有効で
あることは云うまでもない。
れ以外の化合物半導体ＭＥＳＦＥＴにも適用して有効で
あることは云うまでもない。
［発明の効果］
以上の実施例の説明から明らかなように、本発明にかか
る構成によれば化合物半導体ＭＥＳＦＥＴにおいて、周
波数特性や利得の向上など、デバイスの高性能化に大き
く役立つものである。
る構成によれば化合物半導体ＭＥＳＦＥＴにおいて、周
波数特性や利得の向上など、デバイスの高性能化に大き
く役立つものである。
第１図は本発明にかかるＧａＡｓＭＥＳＦＥＴの断面図
、 第２図（ａ）〜（ｇ）は本発明にかかる製造方法の工程
順断面図、 第３図ｆａｔ、 （ｂｌは従来のＧａＡｓＭ Ｅ Ｓ
Ｆ Ｅ Ｔの断面図である。 図において、 １１は半絶縁性（Ｓ Ｉ −） ＧａＡｓ基板、１３は
ｎ −ＧａＡｓ動作層、 １４はソース・ドレイン電極、 １５はゲート電極、 １６はリセス部、 １７はノンドープ（ｉ −） ＡｌＧａＡｓ層、１８は
絶縁膜（Ｓｉ３ Ｎ４膜または５ｉ０２膜）、１９はＳ
ｉ３Ｎ４膜、 ２０は５ｉ０２膜、 ２１、２２はレジスト膜マスク を示している。 ＄、＠ｒ；ｉｐｒ：ｙｒ−ｓ（ｊａＡｓ Ｍε５ＦＥＴ
／ｌ ｒｆｒｔＪＱり第１図 μｏ＋ＧａＡｓ ｒ’ｌＥｓＦＥＴｐＩｔＮ１ｔｊｍ６
第３図 第 図 （ｆｉｑ＋）
、 第２図（ａ）〜（ｇ）は本発明にかかる製造方法の工程
順断面図、 第３図ｆａｔ、 （ｂｌは従来のＧａＡｓＭ Ｅ Ｓ
Ｆ Ｅ Ｔの断面図である。 図において、 １１は半絶縁性（Ｓ Ｉ −） ＧａＡｓ基板、１３は
ｎ −ＧａＡｓ動作層、 １４はソース・ドレイン電極、 １５はゲート電極、 １６はリセス部、 １７はノンドープ（ｉ −） ＡｌＧａＡｓ層、１８は
絶縁膜（Ｓｉ３ Ｎ４膜または５ｉ０２膜）、１９はＳ
ｉ３Ｎ４膜、 ２０は５ｉ０２膜、 ２１、２２はレジスト膜マスク を示している。 ＄、＠ｒ；ｉｐｒ：ｙｒ−ｓ（ｊａＡｓ Ｍε５ＦＥＴ
／ｌ ｒｆｒｔＪＱり第１図 μｏ＋ＧａＡｓ ｒ’ｌＥｓＦＥＴｐＩｔＮ１ｔｊｍ６
第３図 第 図 （ｆｉｑ＋）
Claims (1)
- 化合物半導体ＭＥＳＦＥＴに設けたゲート電極に接合す
る動作層において、該動作層の前記ゲート電極とは反対
側の面が少なくともゲート電極直下部分において絶縁膜
と接するように構成されていることを特徴とする化合物
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21332088A JPH0262054A (ja) | 1988-08-26 | 1988-08-26 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21332088A JPH0262054A (ja) | 1988-08-26 | 1988-08-26 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262054A true JPH0262054A (ja) | 1990-03-01 |
Family
ID=16637198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21332088A Pending JPH0262054A (ja) | 1988-08-26 | 1988-08-26 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262054A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134478A (ja) * | 1982-02-04 | 1983-08-10 | Sanyo Electric Co Ltd | 化合物半導体ｆｅｔの製造方法 |
| JPS61260679A (ja) * | 1985-05-15 | 1986-11-18 | Fujitsu Ltd | 電界効果トランジスタ |
-
1988
- 1988-08-26 JP JP21332088A patent/JPH0262054A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134478A (ja) * | 1982-02-04 | 1983-08-10 | Sanyo Electric Co Ltd | 化合物半導体ｆｅｔの製造方法 |
| JPS61260679A (ja) * | 1985-05-15 | 1986-11-18 | Fujitsu Ltd | 電界効果トランジスタ |
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