JPH0653246A - 電界効果トランジスタの製法 - Google Patents
電界効果トランジスタの製法Info
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- JPH0653246A JPH0653246A JP20000592A JP20000592A JPH0653246A JP H0653246 A JPH0653246 A JP H0653246A JP 20000592 A JP20000592 A JP 20000592A JP 20000592 A JP20000592 A JP 20000592A JP H0653246 A JPH0653246 A JP H0653246A
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- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 230000005669 field effect Effects 0.000 title description 5
- 238000002161 passivation Methods 0.000 claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000007772 electrode material Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims description 5
- 238000002360 preparation method Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 abstract 1
- 238000010894 electron beam technology Methods 0.000 description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000005755 formation reaction Methods 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 1
- 229910017401 Au—Ge Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 脚部が細く頂部が太い、断面がＴ字形のゲー
ト電極を有する高周波増幅器用のＦＥＴを安価に信頼性
高く製造する方法を提供する。 【構成】 動作層の形成された半導体基板１表面全体に
パッシベーション膜９を形成し、該パッシベーション膜
表面全体に第１のレジスト膜５を形成し、第１のレジス
ト膜にゲート電極の細い脚部８ａを形成するための開口
部を設け、該開口部により露出したパッシベーション膜
９を第１のレジスト膜をマスクとしてエッチング除去
し、そこから露出した半導体基板に電極材料10を積層し
て第２のレジスト膜11でパターニングし、第１および第
２のレジスト膜を除去して細い脚部８ａと太い頂部８ｂ
を有する断面がＴ字形のゲート電極８を形成する。
ト電極を有する高周波増幅器用のＦＥＴを安価に信頼性
高く製造する方法を提供する。 【構成】 動作層の形成された半導体基板１表面全体に
パッシベーション膜９を形成し、該パッシベーション膜
表面全体に第１のレジスト膜５を形成し、第１のレジス
ト膜にゲート電極の細い脚部８ａを形成するための開口
部を設け、該開口部により露出したパッシベーション膜
９を第１のレジスト膜をマスクとしてエッチング除去
し、そこから露出した半導体基板に電極材料10を積層し
て第２のレジスト膜11でパターニングし、第１および第
２のレジスト膜を除去して細い脚部８ａと太い頂部８ｂ
を有する断面がＴ字形のゲート電極８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（以下、ＦＥＴという）の製法に関する。さらに詳しく
は、高周波で使用されるＦＥＴのゲート電極で半導体基
板側の下部が細く、上部が太い、Ｔ字形断面のゲート電
極を有するＦＥＴの製法に関する。ここにＴ字形とは、
マッシュルーム形をも含む意味である。
（以下、ＦＥＴという）の製法に関する。さらに詳しく
は、高周波で使用されるＦＥＴのゲート電極で半導体基
板側の下部が細く、上部が太い、Ｔ字形断面のゲート電
極を有するＦＥＴの製法に関する。ここにＴ字形とは、
マッシュルーム形をも含む意味である。
【０００２】
【従来の技術】近年衛星放送が普及しつつあるが、衛星
放送受信機用コンバータにはマイクロ波帯の低雑音高利
得の増幅器が必要である。この高周波、とくにマイクロ
波帯で低雑音の増幅器を実現するため、ゲート長の短縮
とゲート抵抗の低減を同時に満たすＦＥＴが求められて
いる。そのため、この種のＦＥＴのゲート電極は半導体
基板側の下部を細くしてゲート長を短くすると共に、上
部を太くしてゲート抵抗を低減させる形状に形成され、
その断面形状はＴ字形になっている。
放送受信機用コンバータにはマイクロ波帯の低雑音高利
得の増幅器が必要である。この高周波、とくにマイクロ
波帯で低雑音の増幅器を実現するため、ゲート長の短縮
とゲート抵抗の低減を同時に満たすＦＥＴが求められて
いる。そのため、この種のＦＥＴのゲート電極は半導体
基板側の下部を細くしてゲート長を短くすると共に、上
部を太くしてゲート抵抗を低減させる形状に形成され、
その断面形状はＴ字形になっている。
【０００３】この断面がＴ字形のゲート電極を有する電
界効果トランジスタの従来の製法の一例を図２に基づい
て説明する。まず、半導体基板21上に形成された動作層
21ａの上にプラズマＣＶＤ法などにより、ＳｉＮからな
るパッシベーション膜20を形成する。このパッシベーシ
ョン膜20上にたとえば、電子線ビーム（ＥＢ）用レジス
ト膜を塗布して電子ビームの直接描画によりパターニン
グし、ＳｉＮ膜をエッチングしてゲート下部を形成する
ための溝22を形成する。このあとさらにエッチングし
て、リセス27を形成する（図２(a) 参照）。
界効果トランジスタの従来の製法の一例を図２に基づい
て説明する。まず、半導体基板21上に形成された動作層
21ａの上にプラズマＣＶＤ法などにより、ＳｉＮからな
るパッシベーション膜20を形成する。このパッシベーシ
ョン膜20上にたとえば、電子線ビーム（ＥＢ）用レジス
ト膜を塗布して電子ビームの直接描画によりパターニン
グし、ＳｉＮ膜をエッチングしてゲート下部を形成する
ための溝22を形成する。このあとさらにエッチングし
て、リセス27を形成する（図２(a) 参照）。
【０００４】つぎに、ＥＢ用レジスト膜を除去したのち
パッシベーション膜20の表面全体にフォトレジストの塗
布によりレジスト膜23を形成し、露光、現像によりゲー
ト電極25形成場所に開口部24を形成し、リセス27部分を
露出させる。そして、ゲートメタル26を全面に蒸着す
る。その結果、レジスト膜23に開口部24が形成された部
分はその開口部24内に、また開口部の形成されていない
部分にはレジスト膜23上にゲートメタル26が蒸着される
（図２(b) 参照）。そののち、たとえばアセトンでレジ
スト膜23を除去することによりレジスト膜23上のゲート
メタル26も除去され（リフトオフ）、ゲート電極25の下
部25a が細く、上部25b が太い、断面がＴ字形のゲート
電極が半導体基板21上に形成される。
パッシベーション膜20の表面全体にフォトレジストの塗
布によりレジスト膜23を形成し、露光、現像によりゲー
ト電極25形成場所に開口部24を形成し、リセス27部分を
露出させる。そして、ゲートメタル26を全面に蒸着す
る。その結果、レジスト膜23に開口部24が形成された部
分はその開口部24内に、また開口部の形成されていない
部分にはレジスト膜23上にゲートメタル26が蒸着される
（図２(b) 参照）。そののち、たとえばアセトンでレジ
スト膜23を除去することによりレジスト膜23上のゲート
メタル26も除去され（リフトオフ）、ゲート電極25の下
部25a が細く、上部25b が太い、断面がＴ字形のゲート
電極が半導体基板21上に形成される。
【０００５】一方、前述の溝22の形成と開口部24の形成
の２回のリソグラフィ工程を避けるため、パッシベーシ
ョン膜を形成せずにＴ字形ゲート電極を形成し、そのあ
とでパッシベーション膜を形成する方法も提案されてい
る。すなわち、図３(a) に示すように動作層21a の形成
された半導体基板21の表面に電子線レジストのようなレ
ジスト膜23を形成し、収束イオンビーム描画および電子
ビーム描画などで段付きの開口部24を形成し、ゲートメ
タル26を蒸着などで形成する。ついでレジスト膜23を除
去し、表面全面にパッシベーション膜20を形成する（図
３(b) ）ものである。
の２回のリソグラフィ工程を避けるため、パッシベーシ
ョン膜を形成せずにＴ字形ゲート電極を形成し、そのあ
とでパッシベーション膜を形成する方法も提案されてい
る。すなわち、図３(a) に示すように動作層21a の形成
された半導体基板21の表面に電子線レジストのようなレ
ジスト膜23を形成し、収束イオンビーム描画および電子
ビーム描画などで段付きの開口部24を形成し、ゲートメ
タル26を蒸着などで形成する。ついでレジスト膜23を除
去し、表面全面にパッシベーション膜20を形成する（図
３(b) ）ものである。
【０００６】なお、これらのいずれの方法においても、
ゲートとドレイン間の耐圧を向上させるため、半導体基
板21の動作層21a の表面でゲート電極の形成場所に、広
い凹部を予め形成するいわゆる広域リセスの方法も採用
されている。
ゲートとドレイン間の耐圧を向上させるため、半導体基
板21の動作層21a の表面でゲート電極の形成場所に、広
い凹部を予め形成するいわゆる広域リセスの方法も採用
されている。
【０００７】
【発明が解決しようとする課題】前述の予めパッシベー
ション膜を形成する方法によれば、最初に半導体基板上
に形成されるパッシベーション膜の厚さによりゲート電
極の下部の高さが決まり、このパッシベーション膜の厚
さが厚いとゲート電極の上部に図４に示すように、深い
溝25c が形成され、段部の角25d と溝25c とのあいだに
段切れＡが起り易い。またパッシベーション膜の厚さを
薄くするとゲート電極の上部25b で太く形成された部分
と半導体基板との間隔が狭くなり、容量が大きくなると
いう問題がある。
ション膜を形成する方法によれば、最初に半導体基板上
に形成されるパッシベーション膜の厚さによりゲート電
極の下部の高さが決まり、このパッシベーション膜の厚
さが厚いとゲート電極の上部に図４に示すように、深い
溝25c が形成され、段部の角25d と溝25c とのあいだに
段切れＡが起り易い。またパッシベーション膜の厚さを
薄くするとゲート電極の上部25b で太く形成された部分
と半導体基板との間隔が狭くなり、容量が大きくなると
いう問題がある。
【０００８】一方、Ｔ字形ゲート電極の形成のあとでパ
ッシベーション膜を形成する方法においては、パッシベ
ーション膜を形成する際、動作層およびＴ字形ゲート電
極の表面に与えるダメージが少なく、かつ、等方的な成
膜が可能である光ＣＶＤのような特殊な装置が必要にな
るという問題もある。
ッシベーション膜を形成する方法においては、パッシベ
ーション膜を形成する際、動作層およびＴ字形ゲート電
極の表面に与えるダメージが少なく、かつ、等方的な成
膜が可能である光ＣＶＤのような特殊な装置が必要にな
るという問題もある。
【０００９】前記問題に鑑み、本発明は、ゲートとドレ
イン間の耐圧が高く、しかもＴ字形ゲート電極下方の動
作領域を含む、半導体基板の全面にパッシベーシヨン膜
が形成されたＦＥＴを特殊な装置を必要とせず、簡単な
プロセスで製造する方法を提供することを目的をする。
イン間の耐圧が高く、しかもＴ字形ゲート電極下方の動
作領域を含む、半導体基板の全面にパッシベーシヨン膜
が形成されたＦＥＴを特殊な装置を必要とせず、簡単な
プロセスで製造する方法を提供することを目的をする。
【００１０】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製法は、(a) 表面に動作層が形成された半導体
基板の表面全体にわたってパッシベーション膜を形成
し、(b) 該パッシベーション膜の表面全体に第１のレジ
スト膜を形成し、ついでゲート電極が形成される場所に
ゲート電極の細い脚部を形成するための開口部を設け、
(c) 前記開口部により露出した前記パッシベーション膜
を、前記レジスト膜をマスクとしてエッチング除去し、
(d) 前記半導体基板の表面全体にわたってゲート電極材
料を積層し、(e) 該電極材料層の上面に第２のレジスト
膜を形成してパターニングし、ついで第２のレジスト膜
をマスクとして前記電極材料層をエッチングしてゲート
電極の太い頂部を形成し、(f) 第１および第２のレジス
ト膜を除去して断面がＴ字形のゲート電極を形成せしめ
ることを特徴とするものである。
ジスタの製法は、(a) 表面に動作層が形成された半導体
基板の表面全体にわたってパッシベーション膜を形成
し、(b) 該パッシベーション膜の表面全体に第１のレジ
スト膜を形成し、ついでゲート電極が形成される場所に
ゲート電極の細い脚部を形成するための開口部を設け、
(c) 前記開口部により露出した前記パッシベーション膜
を、前記レジスト膜をマスクとしてエッチング除去し、
(d) 前記半導体基板の表面全体にわたってゲート電極材
料を積層し、(e) 該電極材料層の上面に第２のレジスト
膜を形成してパターニングし、ついで第２のレジスト膜
をマスクとして前記電極材料層をエッチングしてゲート
電極の太い頂部を形成し、(f) 第１および第２のレジス
ト膜を除去して断面がＴ字形のゲート電極を形成せしめ
ることを特徴とするものである。
【００１１】
【作用】本発明によれば、まず最初にパッシベーション
膜を形成し、ついでゲート電極形成用のレジスト膜パタ
ーンを利用して、前記パッシベーション膜をエッチング
しているため、ゲート電極形成後にパッシベーション膜
を形成する必要がなく簡単な工程で安価に周囲にパッシ
ベーション膜を有するゲート電極を形成できる。さら
に、ゲート電極の太い頂部の下面にパッシベーション膜
が接触していないため、ゲート容量を低減することがで
きる。
膜を形成し、ついでゲート電極形成用のレジスト膜パタ
ーンを利用して、前記パッシベーション膜をエッチング
しているため、ゲート電極形成後にパッシベーション膜
を形成する必要がなく簡単な工程で安価に周囲にパッシ
ベーション膜を有するゲート電極を形成できる。さら
に、ゲート電極の太い頂部の下面にパッシベーション膜
が接触していないため、ゲート容量を低減することがで
きる。
【００１２】また、ゲート領域のリセスを形成したの
ち、リソグラフィ工程でリセス表面をレジストや現像液
にさらすことなく直ちにゲートメタルで覆うため、ゲー
ト電極と動作層界面およびゲート電極近傍のリセス底面
が洗浄に保たれる。
ち、リソグラフィ工程でリセス表面をレジストや現像液
にさらすことなく直ちにゲートメタルで覆うため、ゲー
ト電極と動作層界面およびゲート電極近傍のリセス底面
が洗浄に保たれる。
【００１３】
【実施例】つぎに、図面を参照しながら本発明の一実施
例である断面がＴ字形のゲート電極を有するＦＥＴの製
法について説明する。図１は本発明の一実施例であるＦ
ＥＴの製造工程を示す断面説明図である。
例である断面がＴ字形のゲート電極を有するＦＥＴの製
法について説明する。図１は本発明の一実施例であるＦ
ＥＴの製造工程を示す断面説明図である。
【００１４】まず、半導体基板表面に動作層とする不純
物含有半導体層を形成し、その両端にソース電極３およ
びドレイン電極４を形成し、さらに必要に応じて広域リ
セスを形成し、表面全面にパッシベーション膜を形成す
る（図１(a) 参照）。具体例としては、半絶縁性のＧａ
Ａｓ基板１の表面に、ｎ型のＧａＡｓ層２をエピタキシ
ャル成長し、その両端部をエッチングして断面が台形状
のメサ型の動作層を形成する。そののちＡｕ−Ｇｅ膜を
用いてソース電極３およびドレイン電極４を形成する。
物含有半導体層を形成し、その両端にソース電極３およ
びドレイン電極４を形成し、さらに必要に応じて広域リ
セスを形成し、表面全面にパッシベーション膜を形成す
る（図１(a) 参照）。具体例としては、半絶縁性のＧａ
Ａｓ基板１の表面に、ｎ型のＧａＡｓ層２をエピタキシ
ャル成長し、その両端部をエッチングして断面が台形状
のメサ型の動作層を形成する。そののちＡｕ−Ｇｅ膜を
用いてソース電極３およびドレイン電極４を形成する。
【００１５】動作層としては、ｎ型ＧａＡｓ層の他にＡ
ｌＧａＡｓとＧａＡｓまたはＩｎＧａＡｓとのヘテロ接
合構造などを用いることもできる。
ｌＧａＡｓとＧａＡｓまたはＩｎＧａＡｓとのヘテロ接
合構造などを用いることもできる。
【００１６】このｎ型ＧａＡｓ層２のゲート電極形成場
所に必要に応じてフォトレジスト膜でパターニングして
エッチングし、広めの凹部である広域リセス12を形成す
る。この広域リセス12を形成することはゲートとドレイ
ン間の耐圧を向上させるのに好ましい。そしてこの上に
ＥＣＲ法によりＳｉＮなどからなるパッシベーション膜
９を形成する。
所に必要に応じてフォトレジスト膜でパターニングして
エッチングし、広めの凹部である広域リセス12を形成す
る。この広域リセス12を形成することはゲートとドレイ
ン間の耐圧を向上させるのに好ましい。そしてこの上に
ＥＣＲ法によりＳｉＮなどからなるパッシベーション膜
９を形成する。
【００１７】つぎに、パッシベーション膜９の上面に、
第１のレジスト膜を形成し、ゲート電極形成場所にゲー
ト電極の細い脚部を形成するための開口部を設ける。具
体例としてはパッシベーション膜上に電子線ビーム（Ｅ
Ｂ）用ポジ型レジストを塗布して第１のレジスト膜５を
形成し、ゲート電極形成場所のみに電子線ビームを照
射、現像して第１のレジスト膜５に開口部６を形成し、
パッシベーション膜９を露出させる。この第１のレジス
ト膜は電子線ビーム用レジストでなく、通常のフォトレ
ジストを用い、光露光と現像により開口部を形成するこ
ともできる。さらに引き続き、開口部６の形成されたレ
ジスト膜をマスクとして、露出したパッシベーション膜
９をリアクティブイオンエッチング（ＲＩＥ）法により
エッチング除去する（図１(b) 参照）。
第１のレジスト膜を形成し、ゲート電極形成場所にゲー
ト電極の細い脚部を形成するための開口部を設ける。具
体例としてはパッシベーション膜上に電子線ビーム（Ｅ
Ｂ）用ポジ型レジストを塗布して第１のレジスト膜５を
形成し、ゲート電極形成場所のみに電子線ビームを照
射、現像して第１のレジスト膜５に開口部６を形成し、
パッシベーション膜９を露出させる。この第１のレジス
ト膜は電子線ビーム用レジストでなく、通常のフォトレ
ジストを用い、光露光と現像により開口部を形成するこ
ともできる。さらに引き続き、開口部６の形成されたレ
ジスト膜をマスクとして、露出したパッシベーション膜
９をリアクティブイオンエッチング（ＲＩＥ）法により
エッチング除去する（図１(b) 参照）。
【００１８】つぎに、全面にゲート電極材料を積層し、
前記開口部内および第１のレジスト膜上に電極材料層10
を形成する（図１(c) 参照）。具体例として、除去され
たパッシベーション膜９の下から露出した半導体層を、
ウェットエッチングしゲートリセス13を形成する。引き
続き蒸着法またはスパッタ法により電極材料としてのＴ
ｉ、Ｐｔ、Ａｕの各膜を積層し、電極材料層10を形成す
る。電極材料層10をＴｉ、Ｐｔ、Ａｕの３層で形成する
のは、Ａｕ膜を直接ＧａＡｓ層上に形成すると、半導体
層と反応し易く、Ｔｉ膜は半導体層と安定した界面をう
るのに適し、Ｐｔ膜はＡｕがＴｉ膜を介してＧａＡｓ層
に拡散するのを防ぐためである。この電極材料を蒸着に
より積層する際、第１のレジスト膜５に開口部６の形成
されているところは、ゲートリセス13上に積層されてＴ
字型断面のゲート電極の脚部８ａの部分が形成され、開
口部６の形成されていないところは第１のレジスト膜５
上に積層される（図１(c) 参照）。
前記開口部内および第１のレジスト膜上に電極材料層10
を形成する（図１(c) 参照）。具体例として、除去され
たパッシベーション膜９の下から露出した半導体層を、
ウェットエッチングしゲートリセス13を形成する。引き
続き蒸着法またはスパッタ法により電極材料としてのＴ
ｉ、Ｐｔ、Ａｕの各膜を積層し、電極材料層10を形成す
る。電極材料層10をＴｉ、Ｐｔ、Ａｕの３層で形成する
のは、Ａｕ膜を直接ＧａＡｓ層上に形成すると、半導体
層と反応し易く、Ｔｉ膜は半導体層と安定した界面をう
るのに適し、Ｐｔ膜はＡｕがＴｉ膜を介してＧａＡｓ層
に拡散するのを防ぐためである。この電極材料を蒸着に
より積層する際、第１のレジスト膜５に開口部６の形成
されているところは、ゲートリセス13上に積層されてＴ
字型断面のゲート電極の脚部８ａの部分が形成され、開
口部６の形成されていないところは第１のレジスト膜５
上に積層される（図１(c) 参照）。
【００１９】つぎに、ゲート電極材料層10の上に第２の
レジスト膜を形成してパターニングし、ついでパターニ
ングされた第２のレジスト膜11をマスクとして前記電極
材料層10をエッチングし、ゲート電極の太い頂部８ｂを
形成する。具体例としてはフォトレジストなどを塗布し
て第２のレジスト膜11を形成し、パターニングしてゲー
ト電極の頂部とする部分のみ第２のレジスト膜11を残し
（図１(c) 参照）、アルゴン原子などを照射するイオン
ミリングなどにより、第２のレジスト膜のない部分の電
極材料層10を除去する。この第２のレジスト膜11はフォ
トレジスト以外の電子ビーム用レジストなども使用でき
る。
レジスト膜を形成してパターニングし、ついでパターニ
ングされた第２のレジスト膜11をマスクとして前記電極
材料層10をエッチングし、ゲート電極の太い頂部８ｂを
形成する。具体例としてはフォトレジストなどを塗布し
て第２のレジスト膜11を形成し、パターニングしてゲー
ト電極の頂部とする部分のみ第２のレジスト膜11を残し
（図１(c) 参照）、アルゴン原子などを照射するイオン
ミリングなどにより、第２のレジスト膜のない部分の電
極材料層10を除去する。この第２のレジスト膜11はフォ
トレジスト以外の電子ビーム用レジストなども使用でき
る。
【００２０】つぎに、アセトンを用いて第１のレジスト
膜５および第２のレジスト膜11を除去する。この結果、
ＧａＡｓ層２上に形成されたＴ字型断面のゲート電極８
だけが残る（図１(d) 参照）。
膜５および第２のレジスト膜11を除去する。この結果、
ＧａＡｓ層２上に形成されたＴ字型断面のゲート電極８
だけが残る（図１(d) 参照）。
【００２１】そののちソース電極３、ドレイン電極４上
のパッシベーション膜９をエッチングすることにより、
Ｔ字型断面のゲート電極を有するＦＥＴが構成される。
なお、この実施例では、最初にソース電極３とドレイン
電極４を形成する例で説明したが、最初に行わなくて
も、最後の工程で形成してもよい。
のパッシベーション膜９をエッチングすることにより、
Ｔ字型断面のゲート電極を有するＦＥＴが構成される。
なお、この実施例では、最初にソース電極３とドレイン
電極４を形成する例で説明したが、最初に行わなくて
も、最後の工程で形成してもよい。
【００２２】前述の実施例では動作層として、ｎ型Ｇａ
Ａｓ層のみを用いる例で説明したが、ソース−ゲート電
極間、ドレイン−ゲート電極間の抵抗を低減させるため
に、ｎ型層上にｎ＋型の高濃度領域層を形成してもよ
い。
Ａｓ層のみを用いる例で説明したが、ソース−ゲート電
極間、ドレイン−ゲート電極間の抵抗を低減させるため
に、ｎ型層上にｎ＋型の高濃度領域層を形成してもよ
い。
【００２３】さらに電極膜の材料も前述のＴｉ、Ｐｔ、
Ａｕの３層構造の例に限らず、他の金属で形成すること
もできる。
Ａｕの３層構造の例に限らず、他の金属で形成すること
もできる。
【００２４】また、レジスト膜にＥＢ用レジストとフォ
トレジストを使用する例で説明したが、それぞれ他のレ
ジストを使用しても同様にできる。
トレジストを使用する例で説明したが、それぞれ他のレ
ジストを使用しても同様にできる。
【００２５】
【発明の効果】本発明によれば、半導体基板全面にパッ
シベーション膜を形成したのち、第１のレジスト膜にゲ
ート電極の細い脚部を形成するための開口部を形成し、
該開口部を形成したレジスト膜をマスクとして前記パッ
シベーション膜をエッチングし、半導体層を露出させて
ゲート電極材料を積層し、そののち第２のレジスト膜を
マスクとしてゲート電極の太い頂部を形成しているた
め、簡単な工程で、断面がＴ字形のゲート電極を形成で
きる。しかもゲート電極の太い頂部の下面にパッシベー
ション膜が接触していないため、ゲート容量を低減でき
ると共に、ゲート電極形成後パッシベーション膜を形成
する必要がないので、特殊な成膜設備を必要とせず、ま
た動作層表面にダメージを受けることもなくＦＥＴの信
頼性が向上する。さらに、広域リセスを形成することに
より、ドレインとゲート間の耐圧も向上することができ
る。
シベーション膜を形成したのち、第１のレジスト膜にゲ
ート電極の細い脚部を形成するための開口部を形成し、
該開口部を形成したレジスト膜をマスクとして前記パッ
シベーション膜をエッチングし、半導体層を露出させて
ゲート電極材料を積層し、そののち第２のレジスト膜を
マスクとしてゲート電極の太い頂部を形成しているた
め、簡単な工程で、断面がＴ字形のゲート電極を形成で
きる。しかもゲート電極の太い頂部の下面にパッシベー
ション膜が接触していないため、ゲート容量を低減でき
ると共に、ゲート電極形成後パッシベーション膜を形成
する必要がないので、特殊な成膜設備を必要とせず、ま
た動作層表面にダメージを受けることもなくＦＥＴの信
頼性が向上する。さらに、広域リセスを形成することに
より、ドレインとゲート間の耐圧も向上することができ
る。
【図１】本発明の一実施例である電界効果トランジスタ
の製法の工程断面図である。
の製法の工程断面図である。
【図２】従来のＴ字形ゲート形成方法の工程断面図であ
る。
る。
【図３】従来のＴ字形ゲート形成方法の他の例の工程断
面図である。
面図である。
【図４】従来のＴ字形ゲートの段切れを説明する図であ
る。
る。
１ 半導体基板 ５ 第１のレジスト膜 ８ ゲート電極 ９ パッシベーション膜 10 電極材料層 11 第２のレジスト膜 12 広域リセス
Claims (2)
- 【請求項１】 (a) 表面に動作層が形成された半導体基
板の表面全体にわたってパッシベーション膜を形成し、 (b) 該パッシベーション膜の表面全体に第１のレジスト
膜を形成し、ついでゲート電極が形成される場所にゲー
ト電極の細い脚部を形成するための開口部を設け、 (c) 前記開口部により露出した前記パッシベーション膜
を、前記レジスト膜をマスクとしてエッチング除去し、 (d) 前記半導体基板の表面全体にわたってゲート電極材
料を積層し、 (e) 該電極材料層の上面に第２のレジスト膜を形成して
パターニングし、ついで第２のレジスト膜をマスクとし
て前記電極材料層をエッチングしてゲート電極の太い頂
部を形成し、 (f) 第１および第２のレジスト膜を除去して断面がＴ字
形のゲート電極を形成せしめることを特徴とする電界効
果トランジスタの製法。 - 【請求項２】 前記パッシベーション膜を形成する前
に、ゲート電極形成場所の前記半導体基板表面に幅の広
い凹部である広域リセスを形成することを特徴とする請
求項１記載の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20000592A JPH0653246A (ja) | 1992-07-27 | 1992-07-27 | 電界効果トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20000592A JPH0653246A (ja) | 1992-07-27 | 1992-07-27 | 電界効果トランジスタの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653246A true JPH0653246A (ja) | 1994-02-25 |
Family
ID=16417216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20000592A Pending JPH0653246A (ja) | 1992-07-27 | 1992-07-27 | 電界効果トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653246A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003115500A (ja) * | 2001-08-03 | 2003-04-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP7156586B1 (ja) * | 2022-03-17 | 2022-10-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-07-27 JP JP20000592A patent/JPH0653246A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003115500A (ja) * | 2001-08-03 | 2003-04-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7335542B2 (en) | 2001-08-03 | 2008-02-26 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| US7709310B2 (en) | 2001-08-03 | 2010-05-04 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| US7888193B2 (en) | 2001-08-03 | 2011-02-15 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| US8133775B2 (en) | 2001-08-03 | 2012-03-13 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| JP7156586B1 (ja) * | 2022-03-17 | 2022-10-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
| WO2023175820A1 (ja) * | 2022-03-17 | 2023-09-21 | 三菱電機株式会社 | 半導体装置の製造方法 |
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