JPH0262069A - 半導体装置 - Google Patents

半導体装置

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JPH0262069A
JPH0262069A JP63213103A JP21310388A JPH0262069A JP H0262069 A JPH0262069 A JP H0262069A JP 63213103 A JP63213103 A JP 63213103A JP 21310388 A JP21310388 A JP 21310388A JP H0262069 A JPH0262069 A JP H0262069A
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JP
Japan
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semiconductor
chip
passive elements
high precision
thin film
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Application number
JP63213103A
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English (en)
Inventor
Hajime Nakamura
肇 中村
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体ＩＣに関し、特に高精度受動素子を有す
る半導体ＩＣの構成に関する。
〔従来の技術〕
従来、高精度受動素子を・必要とする電子回路において
は、能動素子及び、精度を必要としない受動素子を半導
体ＩＣで構成し、高精度受動素子は外付けのディスクリ
ート部品、あるいは薄膜ＩＣ等で構成していた。
〔発明が解決しようとする課題〕
上述した従来の半導体装Ｃは高精度受動素子がディスク
リート部品あるいは薄膜ＩＣとなっているためプリント
板上で多くの面積を必要とし、また、配線の引回しが長
くなりノイズを拾い易い等の欠点がある。
〔課題を解決するための手段〕
本発明の半導体ＩＣは高精度を有する薄膜抵抗あるいは
薄膜コンデンサを形成したシリコンチップと、該シリコ
ンチップと電気的接続可能な電極を有した半導体ＩＣか
らなる。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。半導体ＩＣ
チップ１の表面に高精度受動素子６を表面に形成したシ
リコンチップ２を搭載スル。
両チップ間の電極は、それぞれのチップの表面に設けら
れた接続用電極４，５を介して半田５を利用しりフロー
により接続される。しかる後リードフレーム７上に半導
体ＩＣチップ１をマウントし、ワイヤ９をポンディング
しリードフレーム７と半導体ＩＣＩを電極的に接続する
。さらにモールド樹脂８で全体を封止する。なお、高精
度受動素子としては薄膜の抵抗および薄膜のコンデンサ
でありタンタル等の材料が使われ、シリコンチップの表
面に酸化膜等の絶縁膜を介し、その上に形成される。
第２図は本発明の実施例２の断面図である。半導体ＩＣ
ｌ０の表面に高精度受動素子を有するシリコンチップ１
９を２個搭載したものであり、例えば一方のチップ１１
に薄膜抵抗のみ、他方のチップ１９には薄膜コンデンサ
のみ形成した場合、１ケのチップの上に薄膜抵抗と薄膜
コンデンサを共に形成した場合に比ベコストが安くなる
という利点がある。また、薄膜抵抗体の材料にタンタル
以外のタングステン、ニクロム等の金属を自由に選べる
という利点もある。
〔発明の効果〕
以上説明したように本発明は、半導体ＩＣペレット上に
高精度受動素子を搭載し一体化することで、高精度を必
要とする電子回路をより小型化できると同時に抵抗、コ
ンデンサのための配線の引回しによるノイズの飛込みを
防止できるという効果がある。
【図面の簡単な説明】
第１図は、本発明の半導体ＩＣの実施例１の断面図、第
２図は本発明の第２の実施例の断面図である。 １．１０・・・・・・半導体ＩＣ１２，１１・・・・・
・受動素子を形成したシリコンチップ、３．１２・・・
・・・半導体ＩＣのシリコンチップとの接続用電極、４
゜１３・・・・・・シリコンチップの半導体ＩＣとの接
続用電極、５，１４・・・・・・半田、６，１５．２０
・・・・・・薄膜受動素子、７，１６・・・・・・リー
ドフレーム、８゜１７・・・・・・封止樹脂、９，１８
・・・・・・ポンディングワイヤ。 代理人　弁理士　　内　原　　　晋

Claims (1)

    【特許請求の範囲】
  1. 　薄膜抵抗あるいは薄膜コンデンサを表面上に形成した
    シリコンチップを半導体ＩＣチップ上に搭載し、それぞ
    れの該チップ上に設けられた接続用電極を介して電気的
    に接続した後に封止したことを特徴とする半導体装置。
JP63213103A 1988-08-26 1988-08-26 半導体装置 Pending JPH0262069A (ja)

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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376825A (en) * 1990-10-22 1994-12-27 Seiko Epson Corporation Integrated circuit package for flexible computer system alternative architectures
US5446309A (en) * 1992-06-22 1995-08-29 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a first chip having an active element and a second chip having a passive element
WO1999034444A1 (en) * 1997-12-25 1999-07-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP2002246547A (ja) * 2001-02-05 2002-08-30 Megic Corp 半導体基板の表面をオーバーレイする高性能集積回路のためのインダクターを形成する方法
JP2003086690A (ja) * 2001-09-04 2003-03-20 Megic Corp ポストパッシベーション法を使用した高性能システムオンチップ
US7112468B2 (en) 1998-09-25 2006-09-26 Stmicroelectronics, Inc. Stacked multi-component integrated circuit microprocessor
JP2007243229A (ja) * 2007-06-25 2007-09-20 Fujitsu Ltd 半導体装置
JP2008538865A (ja) * 2005-04-28 2008-11-06 エヌエックスピー ビー ヴィ 集積回路チップ上における電源及びグランドラインルーティングのための受動集積基板を有する集積回路組立体
JP2022047347A (ja) * 2020-09-11 2022-03-24 株式会社東芝 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376825A (en) * 1990-10-22 1994-12-27 Seiko Epson Corporation Integrated circuit package for flexible computer system alternative architectures
US5446309A (en) * 1992-06-22 1995-08-29 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a first chip having an active element and a second chip having a passive element
WO1999034444A1 (en) * 1997-12-25 1999-07-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
US7112468B2 (en) 1998-09-25 2006-09-26 Stmicroelectronics, Inc. Stacked multi-component integrated circuit microprocessor
JP2002246547A (ja) * 2001-02-05 2002-08-30 Megic Corp 半導体基板の表面をオーバーレイする高性能集積回路のためのインダクターを形成する方法
JP2003086690A (ja) * 2001-09-04 2003-03-20 Megic Corp ポストパッシベーション法を使用した高性能システムオンチップ
JP2008538865A (ja) * 2005-04-28 2008-11-06 エヌエックスピー ビー ヴィ 集積回路チップ上における電源及びグランドラインルーティングのための受動集積基板を有する集積回路組立体
US8178901B2 (en) 2005-04-28 2012-05-15 St-Ericsson Sa Integrated circuit assembly with passive integration substrate for power and ground line routing on top of an integrated circuit chip
JP2007243229A (ja) * 2007-06-25 2007-09-20 Fujitsu Ltd 半導体装置
JP2022047347A (ja) * 2020-09-11 2022-03-24 株式会社東芝 半導体装置

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