JPH0262138A - データ取込回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はデータ取込回路に関し、特に、ディジタルデ
ータを通信するディジタル通信装置において、送られて
きたディジタルデータを最適なタイミングで取込むよう
なデータ取込回路に関する。

［従来の技術］ 第６図は従来のディジタル通信装置における受信部の概
略ブロック図である。

まず、第６図を参照して、従来のディジタル通信装置に
おける受信部の概略の構成について説明する。通信線１
はアンプ２の人力に接続される。

アンプ２は通信線１に伝送されてきたディジタルデータ
を増幅するものである。アンプ２の出力はタイミング生
成回路３に与えられるとともに、ｎチャネルトランジス
タ４のドレインに与えられる。

タイミング生成回路３はｎチャネルトランジスタ４をオ
ン、オフするためのタイミング信号を発生するものであ
って、このタイミング信号をｎチャネルトランジスタ４
のゲートに与える。ｎチャネルトランジスタ４のソース
はフレーム同期検出回路５とデータ処理回路６に接続さ
れる。フレーム同期検出回路はディジタルデータのフレ
ーム同期を検出するものであり、データ処理回路６は伝
送されてきたディジタルデータを処理するものである。

第７図は第６図に示した受信部の動作を説明するための
タイミング図である。

次に、第７図を参照して、第６図に示した受信部の動作
について説明する。通信線１には、第７図（ａ）に示す
ように、８ビツトで１フレームを構成する１００％デユ
ーティのディジタルデータが伝送される。このディジタ
ルデータは通信線１に伝送されている途中において減衰
しているため、アンプ２によって増幅される。タイミン
グ生成回路３はアンプ２の出力から与えられるディジタ
ルデータに同期して、第７図（ｄ）に示すようなタイミ
ング信号を発生する。このタイミング信号に応じて、ｎ
チャネルトランジスタ４がオン、オフする。ｎチャネル
トランジスタ４がオンすると、ディジタルデータがフレ
ーム同期検出回路５とデータ処理回路６に与えられ、フ
レーム同期検出回路５によってフレーム同期が検出され
、データ処理回路６によってそのディジタルデータが処
理される。

［発明が解決しようとする課題］ ところで、ディジタルデータは通信線ｌに伝送されてい
る途中において、その波形が劣化する。

すなわち、ディジタルデータは第７図（ｂ）に示すよう
な送信時の波形に比べて、第７図（ｃ）に示すように、
アンプ２で増幅された時点の波形はその立上がりおよび
立下がりが鈍っている。このために、ディジタルデータ
のうちの前のビットと後のビットとの境界部分、たとえ
ば第７図に示す区間Ｘではデータが“Ｈ＃レベルである
のかあるいは′Ｌ”レベルであるのかの判断が困難とな
る。

このために、ｎチャネルトランジスタ４をオンしてデー
タを取込むタイミングは、ディジタルデータの立上がり
および立下がりの鈍っている部分を避けてデータを取込
むように、タイミング生成回路３で発生されるタイミン
グ信号のタイミングを規定している。

ところで、ディジタルデータの波形の鈍りは通信線１や
送信側のディジタルデータを伝送するためのドライバの
特性に依存される。このために、受信部を製作するとき
に、送信側から試験パルスを送信し、最適なタイミング
でディジタルデータを取込めるように、タイミング生成
回路３から出力されるタイミング信号の発生タイミング
を設定しなければならず、タイミングの設定が煩雑にな
るという問題点があった。

それゆえに、この発明の主たる目的は、タイミングの最
適化のための試験パルスを送出することなく、通常の通
信中において受信データの取込タイミングを最適化でき
るデータ取込回路を提供することである。

［課題を解決するための手段］ この発明はディジタルデータを通信するディジタル通信
装置において、送られてきたディジタルデータを最適な
タイミングで取込むデータ取込回路であって、送られて
きたディジタルデータに同期して複数の異なるタイミン
グのタイミング信号を発生し、それぞれのタイミング信
号に応じて複数のスイッチング手段をスイッチングさせ
て、それぞれのタイミングでデータを出力し、出力され
たそれぞれのディジタルデータのフレーム同期を検出し
、最もフレーム同期のとれている信号を判別して、その
ディジタルデータを出力するように構成したものである
。

［作用］ この発明に係るデータ取込回路は、ディジタルデータに
同期して複数の異なるタイミング信号を発生し、各タイ
ミング信号に応じてデータを取込み、各データのうち最
もフレーム同期のとれているディジタルデータを判別し
て出力するようにしたので、試験パルスを送出すること
なく、通常の通信中において最適なデータ取込タイミン
グを決定できる。

［発明の実施例］ 第１図はこの発明の一実施例の概略ブロック図であり、
第２図は第１図に示したタイミング生成回路のブロック
図であり、第３図は第１図に示したフレーム同期検出回
路のブロック図であり、第４図は第１図に示したタイミ
ング判別回路の電気回路図である。

第１図ないし第４図を参照して、この発明の一実施例の
構成について説明する。第１図において、通信線１とア
ンプ２とデータ処理回路６は前述の第６図と同じである
。アンプ２で増幅されたディジタルデータはタイミング
生成回路３０に与えられるとともに、ｎチャネルトラン
ジスタ４１，４２および４３のそれぞれのドレインに与
えられる。

タイミング生成回路３０は与えられたディジタルデータ
に同期して、それぞれのタイミングが異なる３つのタイ
ミング信号を発生してｎチャネルトランジスタ４１．４
２および４Ｂのそれぞれのゲートに与える。ｎチャネル
トランジスタ４１，４２および４３のそれぞれのソース
はタイミング判別回路７に与えられるとともに、フレー
ム同期検出回路５１．５２および５３にそれぞれ与えら
れる。フレーム同期検出回路５１．５２および５３はそ
れぞれｎチャネルトランジスタ４’ｌ、４２および４３
のそれぞれから出力されたディジタルデータのフレーム
同期を検出するものであり、それぞれの検出信号をタイ
ミング判別回路７に与える。

ここで、第２図を参照して、タイミング生成回路３０の
具体的な構成について説明する。ＰＬＬ回路３１には、
第１図に示したアンプ２で増幅されたディジタルデータ
と図示しないクロック発振器で発生されたクロック信号
ａが与えられる。このＰＬＬ回路３１は人力されたディ
ジタルデータに同期したクロック信号すを発生するもの
である。

なお、クロック信号ａはクロック信号しよりも十分周波
数が高くなるように選ばれている。ＰＬＬ回路３１で発
生されたクロック信号すはカウンタ３２に与えられる。

カウンタ３２はクロック信号ａを計数し、クロック信号
すが与えられるごとにリセットされる。カウンタ３２の
計数出力はデコーダ３３に与えられる。デコーダ３３は
カウンタ３２の計数出力をデコードし、クロック信号す
の１周期間、すなわちデータ入力幅の期間に１度だけク
ロック信号ａの１周期間だけ“Ｈ＃レベルになる複数の
タイミング信号を出力する。

次に、第３図を参照して、フレーム同期検出回路５１の
構成について説明する。フレーム同期検出回路５１はラ
ッチ回路５１１とフレームビット検出回路５１２とフレ
ーム同期判定回路５１３とを含む。ラッチ回路５１１に
はｎチャネルトランジスタ４１から導出されたディジタ
ルデータが与えられ、このディジタルデータがラッチさ
れる。

ラッチされたディジタルデータはフレームビット検出回
路５１２に与えられる。このフレームビット検出回路５
１２には、タイミング生成回路３０からクロック信号す
が与えられており、このクロック信号すに基づいて、フ
レームの先頭を示すフレームビットが検出される。そし
て、フレームビット検出回路５１２は検出したフレーム
ビットをフレーム同期判定回路５１３に与える。このフ
レーム同期判定回路５１３にはクロック信号すが与えら
れており、フレーム同期判定回路５１３はクロック信号
すとフレームビット検出回路５１２から与えられたフレ
ームビットとに基づいて、フレーム同期を判定し、その
判定出力をタイミング判別回路７に与える。

次に、第４図を参照して、タイミング判別回路７の構成
について説明する。タイミング判別回路７はたとえば３
つのｎチャネルトランジスタ７１゜７２および７３によ
って構成されており、ｎチャネルトランジスタ７１．７
２および７３のそれぞれのドレインには、ｎチャネルト
ランジスタ４１゜４２および４３からそれぞれ出力され
たディジタルデータが与えられており、各ゲートには、
フレーム同期検出回路５１．５２および５３から出力さ
れたフレーム同期検出信号が与えられている。

各ｎチャネルトランジスタ７１．７２および７３はフレ
ーム同期検出回路からフレーム同期検出信号が与えられ
たことに応じて導通し、ディジタルデータをデータ処理
回路６に出力する。

第５図はこの発明の一実施例の動作を説明するためのタ
イミング図である。

次に、第１図ないし第５図を参照して、この発明の一実
施例の具体的な動作について説明する。

通信線１に伝送されるディジタルデータは、第５図（ａ
）に示すフレーム構成のうち、フレームの先頭位置を見
つけるためのフレームビットとして、先頭から２ビツト
連続してデータを“１”とし、これ以外のところでは１
”が連続することがないような特徴を有するフレーム構
成とされている。

このようなフレーム構成のディジタルデータが通信線１
に伝送されてアンプ２で増幅されると、伝送途中に減衰
を受け、第５図（ｃ）に示すように立上がりおよび立下
がりの波形が鈍って出力される。タイミング生成回路３
０のＰＬＬ回路３１は入力されたディジタルデータとク
ロック信号ａに基づいて、クロック信号すを発生する。

そして、カウンタ３２はこのクロック信号すを＝１数し
、その計数出力がデコーダ３３に１５．えられ、デコー
ダ３３から第５図（ｄ）、　　（ｅ）、（ｆ）に示すデ
ータ取込タイミング信号１，２．３が出力される。

第５図（ｄ）、（ｅ）、（ｆ）から明らかなように、デ
ータ取込タイミング信号１．・３は受信したディジタル
データの２ビツト連続した“１”のフレームビットに対
応しておらず、データ取込タイミング信号２のみが２ビ
ツト連続した“１″のフレームビットに対応しているこ
とになる。このため、データ取込タイミング信号２によ
ってオンするｎチャネルトランジスタ４２の出力にのみ
２ビツト連続した“１″のフレームビットが現われるこ
とになる。そして、フレーム同期検出回路５２のラッチ
回路５１１はディジタルデータのフレームビットをラッ
チし、そのラッチ出力に基づいて、フレームビット検出
回路５１２はフレームビットを検出してフレーム同期判
定回路５１３に与える。フレーム同期判定回路５１３は
２ビツトのフレームビットが５．えられたとき、フレー
ム同期がされているものと判定し、フレーム同期判定信
号をタイミング判別回路７のロチャネルトランジスタ７
２のゲートに与える。応じて、ｎチャネルトランジスタ
７２が導通し、ｎチャネルトランジスタ４２を介して与
えられたディジタルデータを出力してデータ処理回路６
に与える。

一方、フレーム同期検出回路５１．５３はそれぞれ２ビ
ツトのフレームビットを検出しないため、フレーム同期
判定ｆＳ号を出力しない。このために、タイミング判別
回路７のｎチャネルトランジスタ７１．７３はオンせず
、ｎチャネルトランジスタ４１．４３を介して与えられ
たディジタルデータは出力されない。

なお、上述の実施例では、３つのフレーム同期検出回路
５１．５２および５３を設けるとともに、３つのデータ
取込タイミング信号をタイミング生成回路３０から出力
するようにしたが、これに限ることなく、任意の個数の
フレーム同期検出回路を設けるとともに、任意の個数の
データ取込タイミング信号を発生するようにしてもよい
。

また、上述の実施例では、３つのフレーム同期検出回路
５１．５２および５３と３つのデータ取込タイミング信
号を発生してこれらが平行に同時に動作するようにした
が、１つのフレーム同期検出回路を設け、データ取込タ
イミング信号を時間的に変化させても同様の効果を奏す
ることができる。

［発明の効果コ 以上のように、この発明によれば、ディジタルデータに
同期して複数の異なるタイミング信号を発生し、それぞ
れのタイミングでディジタルデータを取込み、それらの
ディジタルデータのうち、フレーム同期のとれているデ
ータのみを取込むように構成したので、従来のように試
験パルスを送信して受信部におけるタイミング信号の発
生タイミングを決定するような煩雑さをなくすことがで
きる。

【図面の簡単な説明】 第１図はこの発明の一実施例の概略ブロック図である。 第２図は第１図に示したタイミング生成回路のブロック
図である。第３図は第１図に示したフレーム同期検出回
路のブロック図である。第４図は第１図に示したタイミ
ング判別回路の具体的な電気回路図である。第５図はこ
の発明の一実施例の具体的な動作を説明するためのタイ
ミング図である。第６図は従来の受信部の概略ブロック
図である。第７図は従来の受信部の動作を説明するため
のタイミング図である。 図において、１は通信線、２はアンプ、６はデータ処理
回路、７はタイミング判別回路、３０はタイミング生成
回路、３１はＰＬＬ回路、３２はカウンタ、３３はデコ
ーダ、４１〜４３．７１〜７３はｎチャネルトランジス
タ、５１．　５２．　５３はフレーム同期検出回路、５
１１はラッチ回路、５１２はフレームビット検出回路、
５１３はフレーム同期判定回路を示す。

Claims (1)

1. 【特許請求の範囲】 ディジタルデータを通信するディジタル通信装置におい
   て、送られてきたディジタルデータを最適なタイミング
   で取込むデータ取込回路であって、前記送られてきたデ
   ィジタルデータに同期して、複数の異なるタイミングの
   タイミング信号を発生するタイミング信号発生手段、 前記タイミング信号発生手段から発生された複数の異な
   るタイミング信号のそれぞれに応じてスイッチングし、
   前記ディジタルデータを出力する複数のスイッチング手
   段、 前記複数のスイッチング手段から出力されたそれぞれの
   ディジタルデータのフレーム同期を検出するフレーム同
   期検出手段、および 前記フレーム同期検出手段の同期検出出力に応じて、前
   記スイッチング手段から出力された各ディジタルデータ
   のうちの最もフレーム同期のとれている信号を判別して
   、そのディジタルデータを出力する判別手段を備えた、
   データ取込回路。