JPH01135116A - 入力断検出回路 - Google Patents
入力断検出回路Info
- Publication number
- JPH01135116A JPH01135116A JP62293243A JP29324387A JPH01135116A JP H01135116 A JPH01135116 A JP H01135116A JP 62293243 A JP62293243 A JP 62293243A JP 29324387 A JP29324387 A JP 29324387A JP H01135116 A JPH01135116 A JP H01135116A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- pulse signal
- input
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
有線、無線に限らず一般的なディジタル通信装置におい
て、バイポーラ信号からユニポーラ信号に変換して入力
されるデータ及びクロックのパルス信号に関し、 これらパルス信号の入力断を検出することを目的とし、 前記パルス信号と、このパルス信号を遅延回路で所定の
時間だけ遅延させた信号とを判定回路に入力させ、該判
定回路で両信号の論理的一致・不一致の有無を求め、デ
ータ及びクロックのパルス信号の入力断を検出するよう
構成する。
て、バイポーラ信号からユニポーラ信号に変換して入力
されるデータ及びクロックのパルス信号に関し、 これらパルス信号の入力断を検出することを目的とし、 前記パルス信号と、このパルス信号を遅延回路で所定の
時間だけ遅延させた信号とを判定回路に入力させ、該判
定回路で両信号の論理的一致・不一致の有無を求め、デ
ータ及びクロックのパルス信号の入力断を検出するよう
構成する。
本発明は、有線、無線に限らず一般的なディジタル通信
装置に使用されるデータ及びクロックのパルス信号が受
信側で受信不能になった状態、即ち入力断の状態を論理
的、自動的に検出する回路に関する。
装置に使用されるデータ及びクロックのパルス信号が受
信側で受信不能になった状態、即ち入力断の状態を論理
的、自動的に検出する回路に関する。
第４図は、従来の入力断検出回路のブロック図であり、
図において１はフリップフロップ回路、（以下ＦＦと称
す）４．４゛は積分回路、５．５゛は演算増幅器、６は
ＡＮＤ回路を示す。
図において１はフリップフロップ回路、（以下ＦＦと称
す）４．４゛は積分回路、５．５゛は演算増幅器、６は
ＡＮＤ回路を示す。
第５図は、従来の入力断検出回路のタイムチャートを示
す。
す。
第４図において、データ信号はＦＦに読みこまれ、その
出力端子Ｑの信号ａ及び出力端子方の信号すは各々積分
回路−４，４゛に入力される。ここでデータ信号、クロ
ック信号の何れかが断絶すると、積分回路４への入力信
号ａは低位レベル＋１０１１になり、該積分回路４の出
力信号Ｃも低位レベル″０”に固定される。さらに演算
増幅器５の出力信号ｅも低位レベル”０”に固定される
。
出力端子Ｑの信号ａ及び出力端子方の信号すは各々積分
回路−４，４゛に入力される。ここでデータ信号、クロ
ック信号の何れかが断絶すると、積分回路４への入力信
号ａは低位レベル＋１０１１になり、該積分回路４の出
力信号Ｃも低位レベル″０”に固定される。さらに演算
増幅器５の出力信号ｅも低位レベル”０”に固定される
。
一方演算増幅器５゛の出力信号ｆは高位レベル″１″で
あるため両者をＡＮＤ回路６に通すとその出力信号ｇは
低位レベル”０”となり、入力断が検出される。
あるため両者をＡＮＤ回路６に通すとその出力信号ｇは
低位レベル”０”となり、入力断が検出される。
ここでＶｓは演算増幅器５の設定基準電圧であり、この
電圧以下になれば信号ｅを低位レベル″０”とし入力断
と判定する。
電圧以下になれば信号ｅを低位レベル″０”とし入力断
と判定する。
ところが第４図に示すように従来の入力断検出回路は積
分回路ならびに演算増幅器をそれぞれ２個使用しており
、回路全般にわたり消費電力、部品点数が多い等の問題
点が有り、従って簡単な回路構成で同一機能を有する入
力断検出回路の出現が望まれていた。
分回路ならびに演算増幅器をそれぞれ２個使用しており
、回路全般にわたり消費電力、部品点数が多い等の問題
点が有り、従って簡単な回路構成で同一機能を有する入
力断検出回路の出現が望まれていた。
第１図は、本発明の入力断検出回路の原理ブロック図で
あり、遅延回路２と判定回路３から構成されている。
あり、遅延回路２と判定回路３から構成されている。
本発明では、バイポーラ信号からユニポーラ信号に変換
されて入力されるデータ及びクロックのパルス信号と、
遅延回路２で所定の時間（例えばパルス送出間隔）だけ
遅延させたパルス信号とを判定回路３に入力させ、この
判定回路３で両者の論理的一致・不一致の有無を求め、
この出力で前記データ及びクロックのパルス信号の入力
断を自動的に検出するようにしている。
されて入力されるデータ及びクロックのパルス信号と、
遅延回路２で所定の時間（例えばパルス送出間隔）だけ
遅延させたパルス信号とを判定回路３に入力させ、この
判定回路３で両者の論理的一致・不一致の有無を求め、
この出力で前記データ及びクロックのパルス信号の入力
断を自動的に検出するようにしている。
実施例の説明において、前記判定回路を排他的論理和回
路（ＥＸ−ＯＲ）として説明する。
路（ＥＸ−ＯＲ）として説明する。
第２図は本発明の一実施例の入力断検出回路のブロック
図を示している。
図を示している。
また第３図は本発明の入力断検出回路のタイムチャート
を示している。
を示している。
第２図において、第１図及び第４図で示したものと同一
のものは同一の記号で示している。
のものは同一の記号で示している。
第２図において、３は排他的論理回路（ＥＸ−ＯＲ）で
ある。
ある。
第２図及び第３図において、信号Ａ及びＢはＥＸ−ＯＲ
３の入力信号で第２図及び第３図に示すように信号Ｂは
ＦＦＩの出力を遅延回路２に通し、所定の時間（パルス
送出間隔で通常１ｂｉｔ）だけ遅延させている。
３の入力信号で第２図及び第３図に示すように信号Ｂは
ＦＦＩの出力を遅延回路２に通し、所定の時間（パルス
送出間隔で通常１ｂｉｔ）だけ遅延させている。
ＥＸ−ＯＲ３の出力信号Ｃは第３図に示すように信号Ａ
と信号Ｂとの位相を比較し、その位相が一致しない場合
は高位レベル”１″の信号を出力する。
と信号Ｂとの位相を比較し、その位相が一致しない場合
は高位レベル”１″の信号を出力する。
ＥＸ−ＯＲ３の出力信号Ｃが積分回路４を通ることによ
り平滑され、第３図の信号りのように高位レベル”１”
となる。
り平滑され、第３図の信号りのように高位レベル”１”
となる。
この平滑された信号りが演算増幅器５に入力され該演算
増幅器５の設定基準電圧Ｖｓよりも信号りの信号レベル
が高ければ、前記演算増幅器５の出力波形Ｅは高位レベ
ル”１”を維持している。
増幅器５の設定基準電圧Ｖｓよりも信号りの信号レベル
が高ければ、前記演算増幅器５の出力波形Ｅは高位レベ
ル”１”を維持している。
しかしながらパルス信号人力が断となると信号Ａおよび
信号Ｂは低位レベル”０″に固定され、従って両信号の
位相が一致し、その結果としてＥＸ−ＯＲ３の出力信号
Ｃは低位レベル”０”となり、演算増幅器５の出力信号
Ｅは、該演算増幅器５の入力信号りが設定基準電圧Ｖｓ
より低下した時点で低位レベル”０”となり入力断を検
出する。
信号Ｂは低位レベル”０″に固定され、従って両信号の
位相が一致し、その結果としてＥＸ−ＯＲ３の出力信号
Ｃは低位レベル”０”となり、演算増幅器５の出力信号
Ｅは、該演算増幅器５の入力信号りが設定基準電圧Ｖｓ
より低下した時点で低位レベル”０”となり入力断を検
出する。
以上説明したように本発明によれば、従来の入力断検出
回路に比べて積分回路、演算増幅器をそぞれ１個のみ使
用することにより同等の効果が得られるため、使用部品
の大幅な削減による消費電力並びにコストの低減と本回
路の品質向上が図られる。
回路に比べて積分回路、演算増幅器をそぞれ１個のみ使
用することにより同等の効果が得られるため、使用部品
の大幅な削減による消費電力並びにコストの低減と本回
路の品質向上が図られる。
第１図は本発明の入力断検出回路の原理ブロック図、
第２図は本発明の一実施例の入力断検出回路のブロック
図、 第３図は本発明の一実施例の入力断検出回路のタイムチ
ャート、 第４図は従来の入力断検出回路のブロック図、第５図は
従来の人力断検出回路のタイムチャートを示す。 図において、２は遅延回路、３は判定回路を示している
。 ８ｍめヌ乙ケ凶贋府鯰、ｔ’ｏｇの々ヒＰどナロッ７υ
０第１図
図、 第３図は本発明の一実施例の入力断検出回路のタイムチ
ャート、 第４図は従来の入力断検出回路のブロック図、第５図は
従来の人力断検出回路のタイムチャートを示す。 図において、２は遅延回路、３は判定回路を示している
。 ８ｍめヌ乙ケ凶贋府鯰、ｔ’ｏｇの々ヒＰどナロッ７υ
０第１図
Claims (1)
- 【特許請求の範囲】 高位レベルを“１”、低位レベルを“０”とする所定
周期を有するパルス信号Ａと、 前記パルス信号Ａを遅延回路（２）を通して所定時間遅
延させた信号Ｂとを入力する判定回路（３）を備え、 該判定回路（３）で前記パルス信号Ａ及びＢの論理的一
致・不一致の有無を判定して入力パルス信号の入力断を
検出するように構成したことを特徴とする入力断検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293243A JPH01135116A (ja) | 1987-11-19 | 1987-11-19 | 入力断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293243A JPH01135116A (ja) | 1987-11-19 | 1987-11-19 | 入力断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01135116A true JPH01135116A (ja) | 1989-05-26 |
Family
ID=17792293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62293243A Pending JPH01135116A (ja) | 1987-11-19 | 1987-11-19 | 入力断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01135116A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153718A (ja) * | 2006-12-14 | 2008-07-03 | Meidensha Corp | クロック信号停止判定回路 |
| JP2009095845A (ja) * | 2007-10-15 | 2009-05-07 | Nippon Steel Engineering Co Ltd | 鋼帯巻取り装置 |
-
1987
- 1987-11-19 JP JP62293243A patent/JPH01135116A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153718A (ja) * | 2006-12-14 | 2008-07-03 | Meidensha Corp | クロック信号停止判定回路 |
| JP2009095845A (ja) * | 2007-10-15 | 2009-05-07 | Nippon Steel Engineering Co Ltd | 鋼帯巻取り装置 |
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