JPH026224B2

JPH026224B2 -

Info

Publication number: JPH026224B2
Application number: JP60000610A
Authority: JP
Inventors: Yutaka Hayashi; Hidekazu Suzuki
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1985-01-07
Filing date: 1985-01-07
Publication date: 1990-02-08
Also published as: JPS60167386A

Description

【発明の詳細な説明】本発明は直接トンネル，フアウラー・ノルドハ
イムトンネル，トラツプ準位を介して伝導，等キ
ヤリアが禁制帯内を少なくとも一部通り抜ける
（以後総合的にトンネルという言葉で代表させ
る。）程薄い膜厚を有し、かつ広い禁制帯幅を有
する半導体薄膜又は絶縁性薄膜を介して、導電性
の対向領域から上記薄膜よりは禁制帯幅の小さい
半導体へキヤリアの注入を行い、増幅，スイツ
チ，発振，電圧又は電流の発生，負性抵抗の発生
等の機能を行う半導体デバイス及びその集積回路
に関するものである。

従来のpn接合において、一方の領域にキヤリ
アの注入が効率よく行なわれる条件は、接合を形
成するｐ，ｎ両方の領域について欠陥及びトラツ
プ準位が少ない等の結晶性が良好であること、し
かも不純物濃度関係が限定され注入を受ける方の
領域の不純物濃度は他方の領域に比べて一桁以上
低いこと等の制限があり、必ずしもデバイス設計
において各部分の抵抗，容量まで含めて考えた場
合の最適な設計が行なわれてはいなかつた。ま
た、半導体表面に直接注入を行なつたり、効率よ
く発光を外部に使り出したり、少ない領域の数で
有用な機能を実現したり、新しい動作を行なうデ
バイスを実現することは困難であつた。

本発明はこれら従来の欠点を除去し、新しいデ
バイスの提供を目的とする。このために、本発明
では薄膜を介したキヤリアの注入をデバイスの動
作原理として用いる。この薄膜がキヤリアの直接
トンネルまたは間接トンネル等、バルク材料から
予測される量より多い量のキヤリア輸送が可能な
程薄く、しかもキヤリア注入を受ける半導体より
も禁制帯幅が大きければ、注入を受ける半導体の
不純物濃度又は対向領域からの電界によつて誘起
されたキヤリア濃度が大きくても薄膜を介した対
向領域−半導体領域間で主として輸送されるキヤ
リア（以後主キヤリアと称する）の導電形を半導
体のキヤリア濃度に関係なく設定できる。すなわ
ち、半導体からみた薄膜のバリアが主キヤリアと
逆極性のキヤリアに対してバリアが高く、対向領
域からみた薄膜のバリアが主キヤリアに対してよ
り低い材料関係を選ぶことによつて、対向領域か
ら半導体領域への注入を効率よく行なうことがで
きる。また、このような材料関係を用いなくて
も、この薄膜を輸送されるキヤリアが主として単
一のキヤリアであるような薄膜を選択するか又は
対向領域を薄膜中を輸送したいキヤリアの極性を
有する導電形の半導体領域で形成すれば、本発明
の目的を達することができる。このような構成に
よれば、薄膜および対向領域は必ずしも結晶性の
良好な単結晶である必要はなく、多結晶でもアモ
ルフアスでもよい。勿論、対向領域は金属電極で
もよく、薄膜はSiO₂等の絶縁膜でもよい。

以下、具体例を通して本発明の詳細なる説明を
行なう。

第１図は本発明の実施例を示し、１００は注入
を受ける半導体領域、１は禁制帯幅の大きい材料
の薄膜、１０は薄膜１を挟んで半導体領域１００
に対向する対向領域である。第１図ｂはａに断面
図を示したデバイスのバンドダイアグラム例を示
し、対向領域１０と半導体領域の間で主として電
子が輸送される場合を示す。以下の実施例におい
ても薄膜を輸送される主キヤリアを電子と仮定し
て説明を行なうが、主キヤリアが正孔の場合は注
入を受ける半導体および対向領域が半導体である
場合は対向領域の導電形を含めてpn関係を逆に
すればよい。

さて、対向領域１０の電位を負方向に増大して
行くと、対向領域１０の電子ポテンシヤルが第１
図ｂのように上昇し、対向領域１０から電子が薄
膜１をトンネル現象等により半導体領域１００に
遷移し注入される。ここで、半導体領域１００が
ｎ形で、輸送される主キヤリアが電子であるよう
な材料で薄膜１を構成した場合の具体例について
述べる。

対向領域１０の電位を負側に増加して行くと、
対向領域１０に対向する半導体領域１００の表面
が空乏状態になり、それから更に対向領域の電位
を負側に増加して行くと、半導体領域１００の表
面に正孔が誘起されるようになる。

しかし、これは、当該半導体領域１００の少数
キヤリアであり、供給量は少ないので、薄膜１の
主キヤリアが電子の場合でも、十分にこの正孔は
薄膜１を通じて対向領域１０側に輸送されてしま
うか、または薄膜１と半導体領域１００の界面で
再結合してしまい、したがつて半導体領域表面で
の正孔の蓄積が起こらず、第１図ｂ中にあつて仮
想線のバンドダイアグラムＤにて示されるよう
に、対向領域１０の電位増加と共に空乏層が広が
つて行く状態を生起することができる。

そこで、こうした状態下にあつて、例えば後述
の第２図示、第１１図示の本発明各実施例に見ら
れるように、第２領域とか絶縁ゲート下のチヤネ
ルから半導体領域１００の表面に対し、少数キヤ
リアである正孔を供給すると、今度は半導体領域
１００の表面に当該正孔が蓄積されて反転層が形
成される状態、つまり、第１図ｂ中にあつて実線
のバンドダイアフラムＬにて示されるように、実
質的に空乏層を縮み、薄膜１に印加される電界が
大きくなる状態を生起し得る。

こうなると、対向領域１０からより多くの電子
がトンネル現象等により薄膜１を通過して半導体
領域１００に注入され、またこれに際しては、通
常、薄膜１の電界対電流特性には指数関数的なも
のが多いこともあつて、結局、上記の動作領域で
は微小な電界変化が大きな電流変化をもたらし、
正孔を供給するために流した電流よりも大きな電
流を流すことができる。

すなわち、このような動作を生起し得る本発明
の半導体デバイスは、対向領域１０をエミツタ、
実体はないが動作状態で生起する空乏層ないし反
転層をベース、半導体領域１００をコレクタとし
たバイポーラトランジスタ動作をなすことができ
る。

このようにして、第１図に即し原理構造、原理
動作が説明された本発明のデバイスは、第２図に
示すように、より具体的な実施例として構築する
ことができる。

上記のように、本発明デバイスにおけるバイポ
ーラトランジスタ動作上のベースは、この実施例
においても実体がなく、ｎ形半導体領域１０２の
表面に誘起される空乏層ないし反転層である。ｎ
形半導体領域１０２は第１図中の半導体領域１０
０に対応する。

空乏層ないし反転層の電位は、後述の実施例に
見られるように、当該空乏層ないし反転層を半導
体領域１０２内で直接に隣接するチヤネル等と接
続することによつて制御できるが、外部端子から
制御可能とするためには、ｎ形半導体領域１０２
の表面にあつて当該空乏層ないし反転層からキヤ
リアが到達できる位置に、第２領域としてｐ形の
半導体領域１０１Ｃを設ければ良い。

この第２領域１０１Ｃは、ちようど、ベース接
続領域（ベースコンタクト領域）として用いるこ
とができ、また第２図中の１０Ｅ，１０１Ｅ，１
０２Ｅはそれぞれ、対向領域１０、ベース接続領
域１０１Ｃ、ｎ形半導体領域１０２に対し、各々
電極等を介してオーム性接続の採られたエミツタ
端子、ベース端子、コレクタ端子として作用す
る。

このような本デバイスの特徴は、エミツタであ
る対向領域１０から注入されたキヤリアが、従来
のバイポーラトランジスタに見られるような、冶
金学的に形成され、いわば実体のあるベース領域
を通過するのと異なり、電気的に半導体領域表面
に誘起される空乏層ないし反転層を通過するた
め、極めて短時間にコレクタ領域である半導体領
域１０２至り得ること、換言すれば従来のバイポ
ーラトランジスタ構造に比し、高速動作に遥かに
有利な構造となつていることにある。

というのも、通常のバイポーラトランジスタに
見られるように、冶金学的に形成されるベース領
域に比すと、本デバイスで用いる空乏層ないし反
転層は極めて薄くでき、しかも、これにはキヤリ
ア加速電界が形成されるからである。

また、ベース領域が誘起空乏層ないし反転層で
構成されていれば、後述の第１１図示実施例等に
も見られるように、MOSトランジスタやCCDと
の回路的な直結構造を得るのも容易になる。

第３図は本発明にて採用し得る他の動作原理を
説明しているが、同図ａに示される断面構造は、
実質的には第１図ａと同様な断面構造となつてい
る。しかし、以下述べるような新たな機能を発揮
するため、例えば薄膜１の厚さ等については異な
る設計基準がある。

例えば、第３図ａ中、薄膜１の膜厚が、トンネ
ル電流を流すけれども対向領域１０の電位を半導
体領域１００に対して半導体領域１００の禁制帯
幅E_Gの電圧換算値よりも大きい値（トンネルす
るキヤリアが電子である場合は負側に）としても
破壊の生じない程度の妥当な電流を流す程度の厚
さである場合は、第３図ｂのバンドダイアグラム
に示すように対向領域１０を半導体領域１００の
伝導帯よりも禁制帯幅の電圧換算値分以上にバイ
アスすると、トンネル注入された電子は高エネル
ギー状態（e^*）にあり半導体領域１００表面近く
で電子・正孔対を生成することができる。生成し
た正孔は半導体領域１００の表面に集められ、半
導体領域１００がｎ形である場合は表面空乏層幅
が小さくなくのでますます対向領域１０からの電
子の注入が促され、オン状態となる。

この結果、第４図に示すような電流制御形の負
性抵抗が得られる。第３図ｂにおいてバンドダイ
アグラムａは電子・正孔対発生以前の状態を示
し、バンドダイアグラムｂは発生した正孔が表面
に蓄積されて同一電流を流すために必要な電圧が
少なくてもよいことを示す。

第３図の具体例の実験結果の一例を次に述べ
る。対向領域１０として金属薄膜―たとえばアル
ミニウム，薄膜１として絶縁膜―たとえば30Å前
後の清浄なSiO₂膜、半導体領域として10¹⁷個／cm³
の燐原子を含むSi単結晶を用いたとき、第４図に
示された負性抵抗特性のブレークオーバー電圧
V_Bは−4V〜−5V、保持電圧V_Hは−3.1〜−3.2V、
保持電流密度（＝保持電流I_H／デバイス面積）は
約2μA／cm²あつた。又この実験サンプルの対向領
域を半導体領域に対して−3.2Vから−4Vの間の
バイアスし、発光ダイオード又は約500mWタン
グステンランプの光をパルス状に入射するとオフ
状態からオン状態に遷移する。この状態はバイア
ス電圧を保持電圧V_Hより０ボルト側に変化させ
なければ光を取去つた後も持続した。この実験例
は本発明によれば、簡単な構造で電子的なスイツ
チ動作を実現可能なことを実証している。

さらに、本発明のデバイス構造における上記の
基本構造部分を援用すると、半導体領域１００と
して一般的な非発光性物質であるSi等を用いて
も、同様に高エネルギーキヤリアによる電子・正
孔対の発生を利用することによつて、さらにその
他の種々のデバイス動作をも可能にすることがで
きる。

第５図はこの具体例の１つで、対向領域１０か
ら注入された高エネルギーキヤリアによつて発生
した正孔を、ｎ形半導体領域１００に接して正孔
の拡散又はドリフトによる到達距離以内に設けら
れたｐ形半導体領域１０１Ｂで集めると、対向領
域１０に負バイアスを印加したにも拘らず領域１
０１Ｂからは正電位を取り出すことができる。

要するに第６図に示すような特性を有する極性
反転をした電源としても用いることができる。又
同図に示すように電流の発生も得ることができ電
流源として用いることもできる。これは集積回路
等において極性の異なるバイアスを得るのに好都
合である。第７図はこの応用の具体例を示す。図
に示すように高不純物濃度ｎ形領域１００ｂ上に
10¹⁴〜10¹⁶のオーダのｎ形領域１００ａを形成し
た基板表面中にｐチヤンネル絶縁ゲートトランジ
スタとｐ形ベースを持つマルチコレクタのnpnバ
イポーラトランジスタを同時に作り込むことがで
きるがこの２つの素子を同一基板内で同時に動作
させるためには負電源と電源が必要となる。とこ
ろが第５図に示した本発明の具体例を更に応用す
れば、必要な外部電源は一種類ですますことがで
きる。断面図ａにおいて領域１１０，１１１はそ
れぞれ絶縁ゲートトランジスタのソースおよびド
レイン領域を示し、１１２は絶縁ゲートを示し、
１１３はゲート絶縁膜を示す。領域１０は対向領
域、１は薄膜、１０１Ｂは薄膜１をトンネル等で
通過して来た高エネルギーキヤリアによつて領域
１００ａ表面で発生した少数キヤリアを収集する
領域であり薄膜１と半導体領域１００ａの接合面
から少数キヤリアの到達範囲内に設けられる。領
域１０１Ｂは領域１００ａの逆導電形の領域で、
本具体例ではｐ形である。領域１０４Ａと１０４
Ｂは領域１０１Ｂ中に形成された領域１０１Ｂと
は逆導電形の領域で、npnトランジスタのマルチ
コレクタを形成する。上記npnトランジスタのベ
ースは前述のキヤリア収集領域１０１Ｂと共通
で、エミツタは基板１００ａ，１００ｂで形成さ
れている。同図中、CT₁を示した部分はｂ図の等
価回路CT₁に示すように対向領域１０に負バイア
スを印加して動作するnpnトランジスタ出力の増
幅回路又は論理回路となる。一方Q₁と示した部
分は、ｂ図の等価回路に示すようにｐチヤネル絶
縁ゲートトランジスタであり、負バイアスで動作
する回路素子として用いることができる。従つ
て、本発明を用いれば、従来両極性の２つの電源
が必要であつた集積回路を１つの電源で動作させ
ることができるようになる。なお、ｂ図の等価回
路において、各端子に示されている符号はａ図の
電極又は領域から引き出された端子であることを
示す。更に第７図では高エネルギー電子によつて
発生した正孔を集める領域とバイポーラトランジ
スタのベース領域とが共通であり、高密度な集積
回路が実現される。

第７図ａにおいて点線で示すようにチヤネル領
域１０５Ａ，１０５Ｂを作れば、領域１０１Ｂは
領域（１００ａ＋１００ｂ）をソース領域、１０
４Ａ，１０４Ｂをドレインとする電界効果トラン
ジスタのゲートとしても機能し、正孔収集領域と
共通に作ることができる。この場合は領域１０１
Ｂはｐ形半導体ではなくても、整流接合を領域１
００ａとの間に形成する物質（金属又は１００ａ
とヘテロ接合を形成する半導体）でよい。この集
積回路を直結形の論理回路として動作させるため
には、ゲート領域１０１Ｂとソース領域（１００
ａ＋１００ｂ）とが０バイアスでもチヤネル領域
が空乏しているような不純物濃度，寸法関係が選
ばれる。

第８図は本発明の更に他の実施例を示してお
り、第３図の説明図における半導体領域１００に
相当する領域を薄膜１を通過する主キヤリアとは
逆導電形の領域１０１とし、この領域１０１に接
して主キヤリアと同一導電形の第２領域１０２を
設けたものである。薄膜１は領域１０１に接して
設ける。この断面構造例を第８図ａに示し、薄膜
１を通過する主キヤリアが電子である場合のバン
ドダイアグラムをｂに示す。領域１０２と対向領
域１０の間にバイアスを印加し、対向領域１０か
ら主キヤリアが薄膜１を通して、半導体領域１０
１に注入される方向にバイアスを増加して行く
と、対向領域１０のエネルギーレベルと領域１０
１のバンド端の差が領域１０１の禁制帯幅よりも
大きくなると注入された主キヤリアにより電子・
正孔対が発生し主キヤリアと逆極性のキヤリアに
よつて、、領域１０１は領域１０２に対してバン
ドダイアグラムａで示されるように逆バイアス状
態であつたものが充電されて行き、零バイアスに
近くなる。これによつて、薄膜１の電界は強めら
れるので、ますます高エネルギーキヤリアは注入
される。この時、薄膜１と第２の領域１０２には
さまれた領域１０１の距離が、薄膜１の主キヤリ
アの拡散又はドリフトによる到達距離以内にあれ
ば、領域１０１に注入された主キヤリア（領域１
０１においては少数キヤリアである）は第２の領
域１０２に到達し、その結果、第８図の構造で一
度電子・正孔対の発生が行なわれると大きな電流
が対向領域１０と第２の領域１０２の間に流れ
る。従つて、領域１０１から外部端子を取り出さ
なければ電流制御形の負性抵抗又はスイツチ特性
を示す素子を得ることができる。

次いで、このような第８図示実施例を応用した
集積回路の構成例につき述べる。

第９図示の実施例は第８図示の素子をメモリセ
ルに用いた場合の具体例で、同図ａはその断面構
成、ｂは等価回路、そしてｃはその動作波形を示
している。

この実施例の場合、第８図示実施例の第２の領
域１０２に相当する領域１０２は半導体基板とし
て構成されており、この領域１０２の導電形とは
逆導電形であつて半導体領域を構成する領域１０
１は当該半導体基板１０２の表面に形成された領
域となつており、かつ、絶縁ゲート電界効果トラ
ンジスタのドレインと共通領域となつている。対
向領域１０は配線１０Ｅを介して抵抗性素子Ｒと
接続され、Ｒは他端は電源電圧V_DDに接続されて
いる。絶縁ゲート電界効果トランジスタ
（IGFET）の絶縁ゲート１１２はＸ線に接続さ
れ、IGFETのソース領域１１０はＹ線に接続さ
れマトリツクス上のメモリアレイのXY番地とし
て選択されるようになつている。このセルの動作
を以下に説明する。まずIGFETを簡単のために
ｐチヤネルと仮定する。この場合は薄膜１はトン
ネル可能な薄い（30Å〜50Å程度）SiO₂で、必
要ならばタングステン等の不純物をドービングし
たもので構成され、１０は金属薄膜でもよいし、
SnO₂等の広いバンドギヤンプのｎ形半導体なら
ば更に効果を有する。まず、領域１０１の電位が
基板１０２に対して、より電源電圧側にある場合
を“１”，より基板電圧側にある場合を“０”と
する。“０”書込みはまずIGFETのゲートに適当
する負電圧を与え、ソースに基板により近い電圧
を与えると、領域１０１もソースの電圧と近い値
の電圧になる。領域１０と薄膜１と領域１０１と
領域１０２で構成される本発明の素子において、
対向領域１０と領域１０１との間に大きな電圧が
印加されることになるので、対向領域１０から注
入される高エネルギー主キヤリアによる電子・正
孔対の発生が起こり、以後、高エネルギーキヤリ
アはＲを通してV_DDから供給されるので、ゲート
の電圧をオフになるような電圧に戻しても状態は
持続する。領域１０１は基板１０２に近い電位の
状態に保持される。“１”書込みの場合はゲート
及びソースにV_DDに近い電位を与えると、領域１
０１もそれと同様な電位になり、書込み以前に例
え高エネルギーキヤリアの注入が行なわれていて
も遮断状態となり、以後IGFETのゲートの電位
をオフ状態に戻しても領域１０１はV_DDに近い電
位のままで保持される。領域１０１と１０２の逆
バイアスによる漏洩電流はＲを通し、V_DDから薄
膜１を通過して供給されるので、従来のダイナミ
ツクメモリのようなリフレツシユ動作を必要とし
ない。一方、ウエフア占有面積はほぼ１トランジ
スタ分で可能であるので、高密度スタテイツクメ
モリを得ることができる。スタンドバイ時の電力
を小さくするためにＲは等価的に高抵抗の素子
（または定電流特性を示す素子であれば、微小電
流素子）を用いるのが通常であるので、高速読出
しにおいては比較的大きな電流を読出すため、い
わゆる破壊読出しとなるので、サイクルタイムが
長くなる。これを避けるために抵抗性素子Ｒの代
りに第１０図に示すように、IGFET O_Rを対向領
域１０とV_DDの間に直列に挿入することが考えら
れる。抵抗性素子Ｒは絶縁膜上に構成された多結
晶Si薄膜等で小面積に集積できたが、この場合は
ユニツトセルが２つのトランジスタの占有面積を
必要とする。しかし、新たに接続されたIGFET
Q_Rのゲートを読出しの時により低抵抗になる方
向にバイアスすることにより、非破壊読出しが可
能となり、高速動作を実現することができる。な
お、第９図において領域１０１をコレクタとする
バイポーラトランジスタを形成すれば、バイポー
ラトランジスタを選択用素子とするメモリセルを
実現することができる。領域１０１を電界効果ト
ランジスタのドレイン又はソースと共用するか、
バイポーラトランジスタのコレクタと共用するか
して高密度メモリセルを提供することができる。

更にまた、先にも少し述べたように、第８図示
のデバイス構造を含む回路構造として、第１１図
に示すように、対向領域１０に絶縁された状態で
近接し、半導体領域１００の表面上に絶縁膜を介
して設けられた絶縁ゲート１２１，１２２，…１
２７）と、平面的に見て絶縁ゲート下に一部重な
るように設けられ、半導体領域１００と整流性の
接合を形成する第３の領域１０１Ｄとを形成した
構造を例示することができる。

このような構造の場合、第１１図中では絶縁ゲ
ートが一例として三つ程示されているが、絶縁ゲ
ートが一つであれば、この絶縁ゲートに印加する
バイアスの値に応じての電界効果トランジスタ動
作により、当該絶縁ゲート下のチヤネルを介し、
第３領域１０１Ｄから対向領域１０の下に誘起さ
れる空乏層ないし反転層に対し、薄膜１中を通過
する主キヤリアとは逆極性のキヤリアを選択的に
供給したり、逆に当該空乏層ないし反転層から、
主キヤリアとは逆極性のキヤリアを第３領域１０
１Ｄに選択的に引き出すことが可能となる。

また、第１１図示の通りに、絶縁ゲートが、互
いに絶縁された一連の複数個の絶縁ゲート群１２
１，１２２，…１２７から成る場合には、各ゲー
トに与えるバイアスの位相をずらすことにより、
CCD動作により、第３領域１０１Ｄから空乏層
ないし反転層に対し、薄膜１中を通過する主キヤ
リアとは逆極性のキヤリアを供給したり、逆に当
該空乏層ないし反転層から、主キヤリアとは逆極
性のキヤリアを第３領域１０１Ｄに引き出すこと
が可能となる。

また特に、上述した対向領域から半導体領域へ
の高エネルギーキヤリアの注入、それに伴う半導
体領域表面での電子・正孔対発生を利用すると、
以下にまとめるような機能を果たすこともでき
る。第１に絶縁ゲート１２１，１２２…１２７が
連続した１つのゲートであるときは、領域１０１
Ｄを書込み読み出し線、絶縁ゲートを番地選択線
としたメモリアレイのユニツトセルとして動作す
る。第２に絶縁ゲート１２１，１２２…１２７を
適宜位相のずれたパルスによつて駆動してCCD
動作をさせ、対向領域１０と薄膜１と半導体領域
１００で構成される本発明のデバイス部分に転送
信号をリフレツシユ動作なしに記憶させることが
できる。第３に上記本発明のデバイス部分に上記
CCD動作により信号電荷を送り込み、規定量だ
け電荷が蓄積された時前記本発明のデバイスがオ
ンになることを利用して信号電荷の個数のカウン
ト、駆動パルスの分周を行うことができる等の
種々の有用な機能を実現することができる。

以上の具体例の説明において主キヤリアを電子
としたが、正孔とした場合は半導体各領域のｐと
ｎとを交換し、バイアスの極性を反対にすればそ
のまま本発明の他の具体例として有効であること
は明らかであろう。更に領域１０１Ｂ，１０１
Ｃ，１０１Ｄ，１０２等は半導体領域と整流性の
接合を有すれば異種材料であつても良く１０１
Ｂ，１０１Ｃ，１０２等は対向領域下で半導体領
域表面よりキヤリアの到達距離内にあればよい。

本発明の構成によれば対向領域はもとより、構
成要件の１つである半導体領域に対する結晶性、
不純物濃度関係の設計において従来より広範囲の
特性のものを用いて良好なデバイス特性を実現す
ることができる。特にメモリ素子、新しい特性の
電流ないしは電圧電流源、従来のデバイスと共通
領域を有し高密度ICを実現するスイツチ素子、
増幅素子、負性抵抗素子、高速低ベース抵抗を有
するバイポーラトランジスタ等、種々の特徴ある
デバイス、集積回路を実現することができる。

【図面の簡単な説明】

第１図は本発明の原理的構成に関与する説明
図、第２図は本発明の第一の実施例の概略構成
図、第３図は本発明にて採用し得る他の動作原理
の説明図、第４図から第１１図までは、それぞれ
本発明の実施例を示す。図中、１は薄膜、１０は対向領域、１００は半
導体領域を示す。

Claims

【特許請求の範囲】１半導体領域と；該半導体領域に対向する対向領域と；前記半導体領域より禁制帯幅の大きい物質であ
つて、かつ、前記対向領域と半導体領域間のキヤ
リア輸送の少なくとも一部が該禁制帯内を通過す
る輸送によつて行なわれる程度に厚さの薄い薄膜
と；該薄膜を挟んで前記対向領域に対向する半導体
領域表面に誘起された空乏層ないし反転層と；から成り、前記対向領域をエミツタ、前記空乏
層ないし反転層をベース、前記半導体領域をコレ
クタとしてバイポーラトランジスタ動作をなすこ
とを特徴とする半導体デバイス。２特許請求の範囲第１項に記載の半導体デバイ
スにおいて；前記薄膜は、前記対向領域から該薄膜を見たバ
リアの高さが主キヤリアに対して低く、前記半導
体領域から該薄膜を見たバリアの高さは主キヤリ
アと逆極性のキヤリアに対して高い材料で構成さ
れて成る半導体デバイス。３特許請求の範囲第１項に記載の半導体デバイ
スにおいて；前記薄膜の膜内を輸送されるキヤリアが主とし
て単一極性のものである半導体デバイス。４特許請求の範囲第１項に記載の半導体デバイ
スにおいて；前記対向領域が薄膜の主キヤリアの極性と同一
極性の導電型を有する半導体領域である半導体デ
バイス。５特許請求の範囲第１項に記載の半導体デバイ
スにおいて；前記半導体領域には、前記空乏層ないし反転層
からキヤリアが到達できる範囲内に該半導体領域
と整流性の接合を有する第２の領域が設けられ、
該第２の領域がベースコンタクト領域となつてい
ること；を特徴とする半導体デバイス。６半導体領域と；該半導体領域に対向する対向領域と；前記半導体領域より禁制帯幅の大きい物質であ
つて、かつ、前記対向領域と半導体領域間のキヤ
リア輸送の少なくとも一部が該禁制帯内を通過す
る輸送によつて行なわれる程度に厚さの薄い薄膜
と；前記対向領域から前記半導体領域に該半導体領
域のエネルギーギヤツプ以上の高エネルギーキヤ
リアを注入し、それにより該半導体領域表面にて
電子・正孔対を発生させるためのバイアス手段
と；から成り、電流制御型の負性抵抗特性に基づき
導通状態と遮断状態との間でのスイツチ機能を果
たすか、または電圧・電流の発生機能を有する半
導体デバイス。７特許請求の範囲第６項に記載の半導体デバイ
スにおいて；前記薄膜は、前記対向領域から該薄膜を見たバ
リアの高さが主キヤリアに対して低く、前記半導
体領域から該薄膜を見たバリアの高さは主キヤリ
アと逆極性のキヤリアに対して高い材料で構成さ
れて成る半導体デバイス。８特許請求の範囲第６項に記載の半導体デバイ
スにおいて；前記薄膜の膜内を輸送されるキヤリアが主とし
て単一極性のものである半導体デバイス。９特許請求の範囲第６項に記載の半導体デバイ
スにおいて；前記対向領域が薄膜の主キヤリアの極性と同一
極性の導電型を有する半導体領域である半導体デ
バイス。１０特許請求の範囲第６項に記載の半導体デバ
イスにおいて；前記半導体領域には、前記対向領域に対向する
表面部分からキヤリアが到達できる範囲内に該半
導体領域と整流性の接合を有する第２の領域が設
けられていることを特徴とする半導体デバイス。１１特許請求の範囲第６項に記載の半導体デバ
イスにおいて；前記半導体領域を、前記対向領域と前記第２の
領域との間のスイツチング特性を制御する領域と
して用いた半導体デバイス。１２特許請求の範囲第６項に記載の半導体デバ
イスにおいて；前記第２の領域を、前記対向領域と前記半導体
領域との間のスイツチング特性を制御する領域と
して用いた半導体デバイス。１３特許請求の範囲第６項に記載の半導体デバ
イスにおいて；前記第２の領域は、前記半導体領域に対して前
記対向領域に与えられた電圧と逆符号の電圧を発
生するか、または電流を発生する領域である半導
体デバイス。１４特許請求の範囲第６項に記載の半導体デバ
イスにおいて；前記第２の領域を接合型電界効果トランジスタ
のゲートと共通の領域として用いるか、あるいは
第２の領域を半導体領域と逆導電型の半導体領域
とし、バイポーラトランジスタのベースと共通の
領域として用いたことを特徴とする半導体デバイ
ス。１５特許請求の範囲第６項に記載の半導体デバ
イスにおいて；前記半導体領域を電界効果トランジスタのドレ
インまたはソースと共通の領域として用いるか、
あるいはバイポーラトランジスタのコレクタと共
通の領域として用いたことを特徴とする半導体デ
バイス。１６半導体領域と；該半導体領域に対向する対向領域と；前記半導体領域より禁制帯幅の大きい物質であ
つて、かつ、前記対向領域と半導体領域間のキヤ
リア輸送の少なくとも一部が該禁制帯内を通過す
る輸送によつて行なわれる程度に厚さの薄い薄膜
と；前記対向領域に対し絶縁された状態で近接し、
かつ、前記半導体領域表面上に絶縁膜を介して設
けられた絶縁ゲートと；該絶縁ゲート下に一部重なつて設けられ、か
つ、前記半導体領域と整流性の接合を形成する第
３の領域と；を有して成る半導体デバイス。１７特許請求の範囲第１６項に記載の半導体デ
バイスにおいて；前記絶縁ゲートは、隣接部分で互いに絶縁され
た複数個から成つていること；を特徴とする半導体デバイス。