JPH026228B2 - - Google Patents
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- Publication number
- JPH026228B2 JPH026228B2 JP56098715A JP9871581A JPH026228B2 JP H026228 B2 JPH026228 B2 JP H026228B2 JP 56098715 A JP56098715 A JP 56098715A JP 9871581 A JP9871581 A JP 9871581A JP H026228 B2 JPH026228 B2 JP H026228B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- phototransistor
- photodiode
- gate
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/196—Junction field effect transistor [JFET] image sensors; Static induction transistor [SIT] image sensors
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は、低消費電力で高速動作の特性を有
し、かつ絵素の高集積化が容易となり、占有面積
の小さなスイツチ素子で構成された固体撮像装置
に関するものである。
し、かつ絵素の高集積化が容易となり、占有面積
の小さなスイツチ素子で構成された固体撮像装置
に関するものである。
従来のＸ―Ｙアドレス型二次元固体撮像装置
は、第１図に示すごとく全体として１のような回
路構成からなつている。各絵素の一部を構成する
光電変換部のフオトダイオードあるいはMOSの
ダイオード２は、Ｘスキヤナー３とＹスキヤナー
４によつてアドレス選択される。すなわち、Ｘ信
号及びＹ信号のAND信号により光電変換電流の
経路を形成し最終的に光電変換電流は負荷抵抗５
に流れその電流変化あるいは電圧変化として外部
回路に取り出される。このような回路形式では各
絵素に対応してそれぞれスイツチ６が付加されて
おり、そのスイツチは通常MOS型素子から成つ
ている。
は、第１図に示すごとく全体として１のような回
路構成からなつている。各絵素の一部を構成する
光電変換部のフオトダイオードあるいはMOSの
ダイオード２は、Ｘスキヤナー３とＹスキヤナー
４によつてアドレス選択される。すなわち、Ｘ信
号及びＹ信号のAND信号により光電変換電流の
経路を形成し最終的に光電変換電流は負荷抵抗５
に流れその電流変化あるいは電圧変化として外部
回路に取り出される。このような回路形式では各
絵素に対応してそれぞれスイツチ６が付加されて
おり、そのスイツチは通常MOS型素子から成つ
ている。
マトリツクスエレメントに使われるスイツチ６
に対する要求条件としてはサンプリング速度が速
く、かつ占有面積の小さい事が重要となるが、
MOSスイツチの場合、高速性に問題があつた。
しかもゲート・ドレイン間のストレーキヤパシタ
ンスが信号に混入しＳ／Ｎ比を低下させる欠点が
あり、又Si―SiO2界面等の表面現象を利用して
いるため、電気特性の安定性及び信頼性に対する
対策も必要であつた。一方、ゲート酸化膜厚の変
動やチヤネルの比抵抗分布のばらつきに起因する
画素出力の不均一性も撮像特性の性能を劣化させ
る大きな要因となつており、これらのばらつきを
押えたスイツチが望まれていた。
に対する要求条件としてはサンプリング速度が速
く、かつ占有面積の小さい事が重要となるが、
MOSスイツチの場合、高速性に問題があつた。
しかもゲート・ドレイン間のストレーキヤパシタ
ンスが信号に混入しＳ／Ｎ比を低下させる欠点が
あり、又Si―SiO2界面等の表面現象を利用して
いるため、電気特性の安定性及び信頼性に対する
対策も必要であつた。一方、ゲート酸化膜厚の変
動やチヤネルの比抵抗分布のばらつきに起因する
画素出力の不均一性も撮像特性の性能を劣化させ
る大きな要因となつており、これらのばらつきを
押えたスイツチが望まれていた。
本発明は、従来の素子構成におけるスイツチに
比して、スイツチング速度が速くバルク接合のた
め表面状態に対して安定でかつ電気特性の変動の
小さなスイツチの新たな構成及び駆動法の採用に
より、高速度動作と高密度画素を容易に実現し得
る固体撮像装置を提供するものである。
比して、スイツチング速度が速くバルク接合のた
め表面状態に対して安定でかつ電気特性の変動の
小さなスイツチの新たな構成及び駆動法の採用に
より、高速度動作と高密度画素を容易に実現し得
る固体撮像装置を提供するものである。
以下図面を用いて本発明を詳細に説明する。
先ず、本発明に用いられる絵素エレメントとス
イツチからなるユニツトの構成例を、第２図Ａの
斜視図及び第２図Ｂの平面図及び第２図Ｃの駆動
パルスについて説明する。このユニツトの回路構
成は光電変換部とそのスイツチ部及びそのスイツ
チをアドレス制御するAND論理部とからなり、
全体として７で示される。ユニツト７は基板８
（例えばｎ形半導体）と基板８とは逆の導電形の
半導体層９（例えばｐ形半導体）で構成されたフ
オトダイオード及び半導体層９をソースとし１０
をドレインとし基板８をゲートとするパンチスル
ー動作をする接合形トランジスタスイツチを有
し、さらにそのスイツチを駆動するためのＸ―Ｙ
アドレス用AND論理スイツチが付加されている。
このAND論理スイツチはソース１１、ドレイン
１２、表面側ゲート１３、基板側ゲート８及びチ
ヤネル層１４（p-層）の電極群と半導体層で構
成されている。なお、この論理スイツチのソー
ス・ゲート，ゲート・ドレインの各接合以外の側
面端部は第２図Ａ，Ｂに示すごとく絶縁層１５と
接している。
イツチからなるユニツトの構成例を、第２図Ａの
斜視図及び第２図Ｂの平面図及び第２図Ｃの駆動
パルスについて説明する。このユニツトの回路構
成は光電変換部とそのスイツチ部及びそのスイツ
チをアドレス制御するAND論理部とからなり、
全体として７で示される。ユニツト７は基板８
（例えばｎ形半導体）と基板８とは逆の導電形の
半導体層９（例えばｐ形半導体）で構成されたフ
オトダイオード及び半導体層９をソースとし１０
をドレインとし基板８をゲートとするパンチスル
ー動作をする接合形トランジスタスイツチを有
し、さらにそのスイツチを駆動するためのＸ―Ｙ
アドレス用AND論理スイツチが付加されている。
このAND論理スイツチはソース１１、ドレイン
１２、表面側ゲート１３、基板側ゲート８及びチ
ヤネル層１４（p-層）の電極群と半導体層で構
成されている。なお、この論理スイツチのソー
ス・ゲート，ゲート・ドレインの各接合以外の側
面端部は第２図Ａ，Ｂに示すごとく絶縁層１５と
接している。
本装置の動作原理は以下の通りである。一定の
正極性バイアス電圧＋Ｖが電源１６によりオーミ
ツク電極１７を介して基板８に印加されており、
光照射下ではフローテイング電極９と基板８の接
合部に光電荷が蓄積される。ある、一定周期でゲ
ート８とドレイン１０間の電圧によりドレイン１
０から伸ばされた空乏層で、ドレイン１０とソー
ス９の間を導通させてフオトダイオードの電位を
リセツトすると共に、その際流れるリセツト電流
（ドレイン電流）を読み取る。この時のリセツト
電流は光誘起電荷量に比例し、かつ、パンチスル
ートランジスタで増幅された光電変換信号として
検出される。この蓄積読み取り方式は高感度撮像
に適している。
正極性バイアス電圧＋Ｖが電源１６によりオーミ
ツク電極１７を介して基板８に印加されており、
光照射下ではフローテイング電極９と基板８の接
合部に光電荷が蓄積される。ある、一定周期でゲ
ート８とドレイン１０間の電圧によりドレイン１
０から伸ばされた空乏層で、ドレイン１０とソー
ス９の間を導通させてフオトダイオードの電位を
リセツトすると共に、その際流れるリセツト電流
（ドレイン電流）を読み取る。この時のリセツト
電流は光誘起電荷量に比例し、かつ、パンチスル
ートランジスタで増幅された光電変換信号として
検出される。この蓄積読み取り方式は高感度撮像
に適している。
チヤネル領域１４の空乏層の拡がりの大きさ
は、ユニツト７のスイツチの出力信号で制御され
る。つまり、第２図Ｃに示す駆動パルスのＸ信号
１８を表面ゲート１３に、Ｙ信号１９をドレイン
１２に、そして基板ゲート８には一定バイアス電
圧２０が印加された場合、各ゲート及びドレイン
との協同動作によりソース１１とドレイン１２の
電極間のON―OFFが制御されたANDゲートが
実現出来、画素アドレス用スイツチが形成された
ことになる。各駆動パルスのレベルの関係でゲー
ト電流を阻止する必要のある場合には、２１の
PN接合ダイオード又はシヨツトキ―バリアダイ
オードの如き電流阻止ダイオードをゲートに直列
に挿入することもできる。
は、ユニツト７のスイツチの出力信号で制御され
る。つまり、第２図Ｃに示す駆動パルスのＸ信号
１８を表面ゲート１３に、Ｙ信号１９をドレイン
１２に、そして基板ゲート８には一定バイアス電
圧２０が印加された場合、各ゲート及びドレイン
との協同動作によりソース１１とドレイン１２の
電極間のON―OFFが制御されたANDゲートが
実現出来、画素アドレス用スイツチが形成された
ことになる。各駆動パルスのレベルの関係でゲー
ト電流を阻止する必要のある場合には、２１の
PN接合ダイオード又はシヨツトキ―バリアダイ
オードの如き電流阻止ダイオードをゲートに直列
に挿入することもできる。
第２図ではユニツト７のドレイン１０とソース
１１とを独立に形成したが、第３図の半導体層２
８に示すごとくこれらを複合化して形成する事も
可能である。
１１とを独立に形成したが、第３図の半導体層２
８に示すごとくこれらを複合化して形成する事も
可能である。
第４図に本画素を用いた二次元撮像装置の実施
例を示す。第４図のスイツチ２２はＹ列の画素信
号を選択切り換える働きをするが、単位画素で用
いたAND論理用マトリツクススイツチを用いる
か又は、電極９，８，１０を組み合わせたトラン
ジスタのパンチスルー動作によるスイツチでも実
現出来る。
例を示す。第４図のスイツチ２２はＹ列の画素信
号を選択切り換える働きをするが、単位画素で用
いたAND論理用マトリツクススイツチを用いる
か又は、電極９，８，１０を組み合わせたトラン
ジスタのパンチスルー動作によるスイツチでも実
現出来る。
以上、光電変換部にフオトダイオードを用いた
場合の例について示したが、次にこれをフオトト
ランジスタで置換した場合について述べる。第５
図がその実施例の断面図であるが、各電極がそれ
ぞれコレクタ電極１７、ベース２３、エミツタ２
４から成るフオトトランジスタ２５と、それをア
ドレス選択するマトリツクススイツチ２６から成
る。ここで２６はパンチスルー動作でゲートの開
閉を行なうが、第２図で述べた形のAND論理ス
イツチでも良い。フオトトランジスタのベースを
フローテイングにして動作させた場合には蓄積モ
ードとなるが、ベース電極２７に一定バイアスを
印加した条件では非蓄積モードで用いることがで
きる。
場合の例について示したが、次にこれをフオトト
ランジスタで置換した場合について述べる。第５
図がその実施例の断面図であるが、各電極がそれ
ぞれコレクタ電極１７、ベース２３、エミツタ２
４から成るフオトトランジスタ２５と、それをア
ドレス選択するマトリツクススイツチ２６から成
る。ここで２６はパンチスルー動作でゲートの開
閉を行なうが、第２図で述べた形のAND論理ス
イツチでも良い。フオトトランジスタのベースを
フローテイングにして動作させた場合には蓄積モ
ードとなるが、ベース電極２７に一定バイアスを
印加した条件では非蓄積モードで用いることがで
きる。
本発明は、上記のような二次元撮像装置以外
に、分光器の検出部の如き一次元の対象物にも適
用可能である。
に、分光器の検出部の如き一次元の対象物にも適
用可能である。
以上説明したように、本発明によれば、空乏層
の大きさを制御する事により、例えばマトリツク
ススイツチのAND論理とフオトダイオードやフ
オトトランジスタのセツト，リセツトが容易に実
現出来、しかも回路構成が単純化される。パンチ
スルー状態ではドリフト電流が支配的であるので
高速動作に有利となる他、蓄積モードではアドレ
ス選択したマトリツクススイツチのみしか電流が
流れないため画素数に無関係に低消費電力駆動が
出来る。又、MOS構造と異なつて接合構造のた
めに界面状態に対して安定であり、しかも、絶縁
ゲートが不要なため素子特性の不均一性の大きな
要因となるゲート酸化膜厚の変動にも全く無関係
である。ゲート・ドレイン間のオーバーラツプ電
極がなくストレイキヤパシタンスも少ない事から
スパイクノイズも少さく出来、Ｓ／Ｎを大きく出
来る。
の大きさを制御する事により、例えばマトリツク
ススイツチのAND論理とフオトダイオードやフ
オトトランジスタのセツト，リセツトが容易に実
現出来、しかも回路構成が単純化される。パンチ
スルー状態ではドリフト電流が支配的であるので
高速動作に有利となる他、蓄積モードではアドレ
ス選択したマトリツクススイツチのみしか電流が
流れないため画素数に無関係に低消費電力駆動が
出来る。又、MOS構造と異なつて接合構造のた
めに界面状態に対して安定であり、しかも、絶縁
ゲートが不要なため素子特性の不均一性の大きな
要因となるゲート酸化膜厚の変動にも全く無関係
である。ゲート・ドレイン間のオーバーラツプ電
極がなくストレイキヤパシタンスも少ない事から
スパイクノイズも少さく出来、Ｓ／Ｎを大きく出
来る。
なお、以上の実施例ではｎ形半導体基板を例に
示したがｐ形基板とそれに対応する電極層を用い
ても得られる効果は同様に大きい。又、以上の如
き実施例の横形構造電界効果トランジスタ以外に
縦形構造においても、本発明を実施出来る事は明
らかである。
示したがｐ形基板とそれに対応する電極層を用い
ても得られる効果は同様に大きい。又、以上の如
き実施例の横形構造電界効果トランジスタ以外に
縦形構造においても、本発明を実施出来る事は明
らかである。
第１図は従来のＸ―Ｙアドレス形二次元イメー
ジセンサの構造概略を示すブロツクを含む回路
図、第２図Ａ，Ｂ，Ｃはフオトダイオードとスイ
ツチを組合せた本発明に用いる素子ユニツト例を
示す斜視図、平面図及び駆動パルスタイミングチ
ヤート、第３図Ａ，Ｂはフオトダイオードとスイ
ツチを複合対した本発明に用いる素子ユニツト例
を示す斜視図及び平面図、第４図は本発明の実施
例を示す平面構造図、第５図はフオトトランジス
タとスイツチを組合せた本発明に用いる素子ユニ
ツト例を示す断面図である。 １……二次元センサ、２……フオトダイオー
ド、３……Ｘ方向スキヤナー、４……Ｙ方向スキ
ヤナー、５……負荷抵抗、６……スイツチ、７…
…フオトダイオード及びスイツチ類から成るユニ
ツト、８……基板（ｎ形）及び基板ゲート、９…
…フオトダイオードの一部を形成する半導体層
（ｐ形）ソース、１０……ドレイン、１１……ソ
ース、１２……ドレイン、１３……表面側ゲー
ト、１４……チヤネル層（p-）、１５……絶縁
層、１６……基板に対するバイアス電源、１７…
…オーミツク電極層、１８……Ｘ―スキヤナーの
パルス、１９……Ｙ−スキヤナーのパルス、２０
……基板バイアス電位、２１……電流阻止ダイオ
ード、２２……Ｙライン選択用スイツチ、２３…
…フオトトランジスタのベース層、２４……フオ
トトランジスタのエミツタ層、２５……フオトト
ランジスタ、２６……マトリツクススイツチ、２
７……ベース電極、２８……半導体層。
ジセンサの構造概略を示すブロツクを含む回路
図、第２図Ａ，Ｂ，Ｃはフオトダイオードとスイ
ツチを組合せた本発明に用いる素子ユニツト例を
示す斜視図、平面図及び駆動パルスタイミングチ
ヤート、第３図Ａ，Ｂはフオトダイオードとスイ
ツチを複合対した本発明に用いる素子ユニツト例
を示す斜視図及び平面図、第４図は本発明の実施
例を示す平面構造図、第５図はフオトトランジス
タとスイツチを組合せた本発明に用いる素子ユニ
ツト例を示す断面図である。 １……二次元センサ、２……フオトダイオー
ド、３……Ｘ方向スキヤナー、４……Ｙ方向スキ
ヤナー、５……負荷抵抗、６……スイツチ、７…
…フオトダイオード及びスイツチ類から成るユニ
ツト、８……基板（ｎ形）及び基板ゲート、９…
…フオトダイオードの一部を形成する半導体層
（ｐ形）ソース、１０……ドレイン、１１……ソ
ース、１２……ドレイン、１３……表面側ゲー
ト、１４……チヤネル層（p-）、１５……絶縁
層、１６……基板に対するバイアス電源、１７…
…オーミツク電極層、１８……Ｘ―スキヤナーの
パルス、１９……Ｙ−スキヤナーのパルス、２０
……基板バイアス電位、２１……電流阻止ダイオ
ード、２２……Ｙライン選択用スイツチ、２３…
…フオトトランジスタのベース層、２４……フオ
トトランジスタのエミツタ層、２５……フオトト
ランジスタ、２６……マトリツクススイツチ、２
７……ベース電極、２８……半導体層。
Claims (1)
- 【特許請求の範囲】 １ フオトダイオード又はフオトトランジスタ
と、該フオトダイオード又はフオトトランジスタ
を周期的にリセツトするスイツチと、該リセツト
する信号を発生する論理素子とのユニツトを半導
体基板上に単位画素に対応させて複数個具備し、
該スイツチはパンチスルー動作をする接合型電界
効果トランジスタよりなり、前記論理素子のゲー
トとドレインに加えられたアドレス信号で制御さ
れる論理機能により画素を選択する如く形成し、
前記リセツト時に前記フオトダイオード又はフオ
トトランジスタの電流を読取るように構成したこ
とを特徴とする固体撮像装置。 ２ 前記ゲートへのアドレス信号はシヨツトキー
バリアダイオード又はPN接合ダイオードを介し
て印加されることを特徴とする特許請求の範囲第
１項記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098715A JPS57212878A (en) | 1981-06-25 | 1981-06-25 | Solid-state image pickup device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098715A JPS57212878A (en) | 1981-06-25 | 1981-06-25 | Solid-state image pickup device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57212878A JPS57212878A (en) | 1982-12-27 |
| JPH026228B2 true JPH026228B2 (ja) | 1990-02-08 |
Family
ID=14227210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098715A Granted JPS57212878A (en) | 1981-06-25 | 1981-06-25 | Solid-state image pickup device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57212878A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6058782A (ja) * | 1983-09-09 | 1985-04-04 | Olympus Optical Co Ltd | 固体撮像装置 |
| JPH01191979A (ja) * | 1988-01-27 | 1989-08-02 | Hitachi Ltd | 画像処理装置 |
| US6469289B1 (en) | 2000-01-21 | 2002-10-22 | Symagery Microsystems Inc. | Ambient light detection technique for an imaging array |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5116966U (ja) * | 1974-07-26 | 1976-02-06 |
-
1981
- 1981-06-25 JP JP56098715A patent/JPS57212878A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57212878A (en) | 1982-12-27 |
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