JPH0444465B2

JPH0444465B2 -

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Publication number: JPH0444465B2
Application number: JP56204656A
Authority: JP
Inventors: Junichi Nishizawa
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1981-12-17
Filing date: 1981-12-17
Publication date: 1992-07-21
Also published as: US4562474A; EP0096725A4; US4631592A; JPS58105672A; EP0096725A1; DE3278551D1; WO1983002198A1; EP0096725B1

Description

【発明の詳細な説明】発明の分野本発明は静電誘導トランジスタを光検出及びス
イツチング素子としてひとつのセルを構成したこ
とを特徴とする半導体撮像装置に関する。

従来技術従来の半導体撮像装置は光検出用のダイオード
とスイツチ用のMOSトランジスタにより１つの
セルが構成されていて、光検出をダイオードで行
なう為に感度が悪いという欠点を有している。
MOSトランジスタをスイツチング用に使用して
いる為にスイツチングに伴なう雑音が光の信号よ
りも大きく雑音の除去が困難である。上述の理由
から光検出用のダイオードとMOSトランジスタ
のセルでは感度の点からは集積度を高める限界が
ある。

本発明の発明者は先に半導体撮像装置（特開昭
56−30371号公報）を提案した。この提案例は、
静電誘導トランジスタ（SIT）に、ワード線及び
ビツト線を接続した半導体撮像装置について説明
している。また、蓄積領域としてキヤパシタを設
けることについても記載されているが、そのキヤ
パシタを設ける位置は、ソース（又はドレイン）
領域に接続するものである。この提案例は、ソー
ス（又はドレイン）領域に接続されたキヤパシタ
に蓄積された光キヤリア（光照射によつて放電さ
れた電荷）を、ゲート及び電極制御によつて再充
電することによつて読み出しを行うものであるか
ら、１回の読み出し動作によつてキヤパシタに蓄
積された光キヤリアは消失してしまう。即ち破壊
読み出し動作であり、非破壊読み出し動作を行う
ことができない欠点がある。

発明の目的本発明の半導体撮像装置は光検出に光感度の大
きい静電誘導トランジスタ、スイツチ用に光検出
と同じ静電誘導トランジスタを使つた、１セル１
トランジスタ方式の半導体撮像装置を提供する。
光検出を光感度の高い静電誘導トランジスタを使
うことにより、感度の高いセルが実現でき、感度
の分だけ、セルの寸法は小さくできることと、ス
イツチングも同じトランジスタで行なうので、セ
ル部分の構成が簡単で非常に製作が容易であると
いう利点を有する新規な半導体撮像装置を提供す
る。更に本発明の半導体撮像装置は静電誘導トラ
ンジスタのうちゲート電圧が0Vのときに電流が
流れにくい静電誘導トランジスタ乃至はゲートに
逆バイアス電圧を加えて電流が流れない状態の静
電誘導トランジスタを用いる。

本発明は、前記目的を達成するため次の構成を
具える。

(1) 複数の行線、複数の列線でマトリツクスが構
成されている半導体撮像装置にして、マトリツ
クスの交点の列線に接続された一方の主電極
と、共通に接続された他方の主電極と、主電極
間に配置されたチヤンネル領域と、コンデンサ
を介して行線に接続されたフオトセルとして働
く第１の制御領域とを具備した静電誘導トラン
ジスタにおいて、該第１の制御領域及びコンデ
ンサは光照射による光キヤリアを蓄積すると共
に、当該蓄積された光キヤリアに応じて前記主
電極間の電位障壁を制御するように構成されて
おり、前記列線の一端にスイツチング用のトラ
ンジスタの一方の主電極が接続され、前記スイ
ツチング用のトランジスタの他方の主電極は各
列のスイツチング用のトランジスタと共通にさ
れ、負荷抵抗を介して電源と接続されていて、
各スイツチング用のトランジスタのゲートない
しベースはビデオライン選択回路に接続されて
いて、各静電誘導トランジスタの前記第１の制
御領域は前記コンデンサを介して読み出しアド
レス選択回路に接続されていることを特徴とす
る半導体撮像装置。

ここで読み出しアドレス選択回路は、シフト
レジスタ２０を意味する。

(2) 前記フオトセルのマトリツクス、スイツチン
グ用のトランジスタ、ビデオライン選択回路お
よび読み出しアドレス選択回路、負荷抵抗を単
一の基板に集積化したことを特徴とする前記第
１項記載の半導体撮像装置。

(3) 前記ビデオライン選択回路および読み出しア
ドレス選択回路がシフトレジスタ回路で構成さ
れ、同一基板上に集積化したことを特徴とする
前記第１項記載の半導体撮像装置。

(4) 複数の行線、複数の列線でマトリツクスが構
成されている半導体撮像装置にして、マトリツ
クスの交点の列線に接続された一方の主電極
と、共通に接続された他方の主電極と、主電極
間に配置されたチヤンネル領域と、コンデンサ
を介して行線に接続されたフオトセルとして働
く第１の制御領域と該第１の制御領域および前
記列線に接続された一方の主電極を囲んで配置
された一定電位もしくはフローテイング電位に
なされた第２の制御領域とを具備した静電誘導
トランジスタにおいて、該第１の制御領域及び
コンデンサは光照射による光キヤリアを蓄積す
ると共に、当該蓄積された光キヤリアに応じて
前記主電極間の電位障壁を制御するように構成
されており、該第２の制御領域は、各画素セル
を空乏層で分離するように構成されており、前
記列線の一端にスイツチング用のトランジスタ
の一方の主電極が接続され、前記スイツチング
用のトランジスタの他方の主電極は各列のスイ
ツチング用のトランジスタと共通にされ、負荷
抵抗を介して電源と接続されていて、各スイツ
チング用のトランジスタのゲートないしベース
はビデオライン選択回路に接続されていて、各
静電誘導トランジスタの前記第１の制御領域は
前記コンデンサを介して読み出しアドレス選択
回路に接続されていることを特徴とする半導体
撮像装置。

前述の構成において、本発明は、高抵抗のチヤ
ンネル領域を備えた静電誘導トランジスタ
（SIT）のゲート領域をフオトセルとして働かせ
ると共に、このゲート領域にコンデンサを設け、
このコンデンサを介して行線に接続するようにし
たものであるから、該制御領域及びコンデンサは
光照射による光キヤリアを蓄積すると共に、該蓄
積された光キヤリアに応じて前記主電極間の電位
障壁を制御することが可能である。

従つて、本発明は、次のような機能及び特徴を
具える。

本発明の信号読み出し及び増幅のメカニズム
は、ゲート領域及びコンデンサに蓄積された光
キヤリアそのものを読み出すことなく、この蓄
積電荷に応じて主電極間に流れる電荷量を制御
するものである。従つて、前記従来技術（特開
昭56−30371号公報）に示す如く蓄積電荷その
ものを読み出すものとは読み出し原理及び増幅
原理が全く異なり、その効果も明らかに異な
る。

上記からも明らかなように、読み出しに際
して、ゲート領域のキヤパシタに蓄積された光
キヤリアは、読み出し動作によつては消失しな
いで残るから、非破壊読み出し動作が実現され
る。従つて、破壊読み出し動作が行われる特開
昭56−30371号公報とは全く異なるものである。

本発明の特徴を列挙すると次の通りである。

本件明細書添付の第１図ヘからも明らかなよ
うに、極めて過大な入射光強度を除いて入射光
に対する出力電圧は大きなダイナミツクレンジ
で線形の特性を示す。特に、低照度時の出力電
圧にリニヤテイーを有する点が本発明の特徴の
ひとつである。

更に、バイポーラ型トランジスタ（例えば、
特公昭50−38531号公報）と比べて、ソース−
ドレイン間のコンダクタンスが大きく、大電流
を急速に流すことができて高速読み出し動作に
も適合出来る特徴も合わせ持つ。

信号読み出し時にゲート領域からソース（ド
レイン）領域への信号電荷流出が起こらないの
で、ゲート（コンデンサ）に蓄積された光キヤ
リアがそのまま保持され、従つてホールド波形
となる。

また特徴的には、この光キヤリアが信号読み
出し動作によつては破壊されないことから、非
破壊読み出しが可能となる。

本発明の場合、静電誘導トランジスタ
（SIT）のゲート周辺のチヤンネルのポテンシ
ヤルの変化に伴なつてソースからの注入量が制
御されるため電流増幅率はチヤンネルのポテン
シヤル変化の関数となつている。これに対して
従来のバイポーラ型トランジスタではポテンシ
ヤルの変化にはほとんど依存しない。従つて増
幅率も静電誘導トランジスタ（SIT）の方がは
るかに高いものとなつているのは特性（第１図
ヘ）データからも明らかであろう。

以下図面を参照して本発明を詳述する。

第１図イ，ロはそれぞれ本発明の半導体撮像装
置のセル部のトランジスタ及び１セル部分での回
路構成を示す実施例である。

第１図イはゲートにコンデンサを接続したｎチ
ヤンネルの静電誘導トランジスタで、ゲート電圧
が0Vでも電流が流れにくいいわゆるノーマリオ
フ特性を有するものである。ドレイン・ソース間
に順方向電圧が印加されて光入力３０が照射され
たとき、チヤンネルに生起した電子、正孔対のう
ち正孔はゲート領域に蓄積される。ゲート・ソー
ス間に順方向電圧を加えると、ドレイン・ソース
間に電流がよく流れ、光に対する増幅が起こる。
光増幅率は10³以上となり、従来のバイポーラト
ランジスタによるフオトトランジスタよりも１桁
以上高感度である。ゲートに接続したコンデンサ
は直流カツトの作用と光信号の蓄積用である。

本発明において使用される静電誘導トランジス
タ（SIT）は、高抵抗のチヤンネル領域を備えた
極めて高いインピーダンスを有する素子であるこ
とからゲート領域に蓄積された電荷によりチヤン
ネル領域に形成されるポテンシヤル（これを真の
ゲートポテンシヤルと称する）をチヤンネル領域
中に形成し、この真のゲートポテンシヤルによつ
てソース／ドレイン間の電流を制御するものであ
る。

これを図示すると、次の第１図トに示す通りで
ある。従つて、同図においてゲートに蓄積キヤパ
シタを介して電位を印加しても、点線で示された
光照射後のポテンシヤルが、一点鎖線のごとく下
がるのみであり、この状態ですぐゲート領域に蓄
積された電荷がソース領域に掃き出されることは
ない。ただし、この状態を長時間維持することに
より、蓄積電荷の掃き出しが進み、リセツトが行
われる。ゲート領域のポテンシヤルがソース領域
のポテンシヤルに対して負になる位置になるまで
蓄積キヤパシタを介して電圧を印加しない限り、
ゲート領域に蓄積された電荷は漏洩されることな
く、蓄積キヤパシタ及びゲート寄生容量の電位は
保持されるのである。

蓄積キヤパシタは、ゲートパルスの直流カツト
のためにのみ用いられるものではなく、ゲート領
域を浮遊状態に保持し、かつゲート領域に蓄積さ
れた電荷を保持するために用いられている。

第１図ロは本発明の基本的な構成を示してい
て、３１は第１図イに示された静電誘導トランジ
スタ、２２はスイツチ用のトランジスタ、２３は
負荷抵抗、２４は３１のビデオ電圧電源、２５は
スイツチ用トランジスタ２２と負荷抵抗までの配
線（ビデオライン）、φ_Sはスイツチ用トランジス
タのゲートに加わるパルス電圧、φ_Gは３１のト
ランジスタのゲートに加わる読み出しパルス電圧
をそれぞれ示している。

２２のトランジスタのゲートにφ_Sというパルス
電圧が加わり、トランジスタ２２が導通してビデ
オ電圧源２４の電圧が３１のフオトトランジスタ
にかかると光入力３０により光信号の書き込みが
行なわれる。このときφ_Gは印加されていない。
φ_Gが印加され、３１のフオトトランジスタが導
通すると、光入力に対応してドレイン電流が生じ
出力端子２６より光出力信号が得られる。

光入力３０の強弱によつて出力端子２６の光出
力は変化し、ダイナミツクレンジが大きいという
特性が得られた。

第１図ハは本発明の半導体撮像装置の一実施例
であり、セルの半導体装置の断面図と動作に必要
な回路図を示している。１はSiのn⁺基板、２は高
抵抗なn^-層ないしは真性半導体領域でチヤンネ
ルとなるべき領域、３はソース領域となる高不純
物密度なn⁺領域、４はチヤンネル領域が塞がな
い形状にしたゲートとなるべき高不純物密度な
p⁺層領域、６はSiO₂のような絶縁物、７，８，
１０はそれぞれゲート、ソース、ドレイン電極で
ある。９はSiO₂膜である。

２０は第１図ロのφ_Gという読み出し用のゲー
トパルス電圧を発生する読み出しアドレス回路、
２１は第１図ロのスイツチ用トランジスタ２２を
制御するφ_Sというビデオライン選択用のパルス電
圧を発生させる回路である。

p⁺ゲート４と６と７によりゲートに接続され
るコンデンサが形成されている。６の絶縁物は
SiO₂に限らずSi₃N₄、Al₂O₃、酸化タンタルある
いはそれらの複合膜でも良い。

動作は第１図ロと同様である。

静電誘導トランジスタとしてチヤンネルのn^-
領域の不純物密度は、おおよそ１×10¹⁶cm^-3以
下、ゲート、ソース、及びドレイン領域の不純物
密度は、おおよそ１×10¹⁸cm^-3以上とする。ゲー
ト電圧が0Vでもドレイン電流が流れないために
は、拡散電位のみで、ゲートとゲートの間及びチ
ヤンネルが既に空乏層化するような寸法と不純物
密度に選ぶ。ゲートの厚さを厚くして、ゲート間
隔を小さくすればより一層容易となることはいう
までもない。光増幅をさせるので、各工程では結
晶に転位、欠陥等が導入されないように注意する
必要があり、例えばp⁺ゲートをボロン拡散する
ときには、格子歪みを起さないように族原子を
用いて格子歪の補償をする。チヤンネルのn^-領
域は光により励起された電子、正孔対が容易に再
結合しないためには、寿命が長いことが必要で、
工程の最終段階において、貴金属に対するゲツタ
リングを施してチヤンネル領域の寿命を上げる。
２０の読み出しアドレス回路、２１のビデオライ
ン選択回路はシフトレジスタで構成することがで
きる。

第１図ニはハと同様な実施例で、ソースとドレ
イン電極を逆にしたもので、基板電極１０をソー
スとした場合の実施例である。

周辺回路としての２０，２１，２２，２３，２
５，２６等を同一基板上に集積化する際には、第
１図ハ，ニの都合のよいほうを選べば良い。周辺
回路はスイツチング用トランジスタ２２をセルと
同じノーマリオフ型の静電誘導トランジスタでも
良いしMOSトランジスタ等で良い。２０，２１
の読み出しアドレス回路及びビデオライン選択回
路の形式は、通常のランダムアクセスメモリ
（RAM）と同じような回路構成としても良い。

第１図ホは本発明の半導体撮像装置の動作を示
す実施例である。スイツチ用のトランジスタはノ
ーマリオフ型の静電誘導トランジスタを使つてい
る。φ_Gは読み出しゲートパルス電圧、φ_Sはビデ
オライン選択パルス電圧である。ホは光が照射さ
れ、φ_Sが加わる時に書き込まれ、φ_S、φ_Gが同時
に加わつたときにのみ出力信号が発生することが
わかる。このときのφ_Sは2V、φ_Gは2V、ビデオ電
圧は6.10Vであるが、2V程度でも動作し、非常に
小さな電圧で動作することが明らかになつてい
る。また、読み出しのスピードは１セル当り
100nsec以下であり、大容量化が可能である。ノ
ーマリオフ型の静電誘導トランジスタを使用して
いるので、電源はφ_S、φ_G、ドレイン電源は同一
極性で済むことになる。

第１図ヘは光のダイナミツク特性の一例であ
る。フオトセルの大きさは50μ×55μである。光
の照射されている時間は25ｍsecである。φ_S、φ_G
ともに1V印加していて、ビデオ電圧は6.1V、負
荷抵抗R_Lは1KΩ、ゲートに接続されているコン
デンサの容量は約5pFである。入射光強度と出力
電圧の関係から極めて高感度である。特に微弱光
側で２桁以上のリニアリテイーがあることがわか
る。ゲート電圧を印加してドレイン電流が流れな
い状態の静電誘導トランジスタをフオトセルのト
ランジスタとした場合にも同様な結果が得られて
いる。

第２図イ乃至ロは本発明の更に別な実施例を示
す。フオトセルは２つのゲート領域を有している
他は第１図ハ乃至ニに示す実施例と同一である。
p⁺領域４は制御用のゲートであつて、６の絶縁
物、７の電極によるコンデンサが形成されてい
る。１３はフローテイングゲートで制御用のp⁺
ゲート４及びn⁺ソース領域３を囲つている形状
をしており、制御用ゲート４とフローテイングゲ
ート１３により、チヤンネル中に電位障壁が形成
されている。光入力３０によつて生じた電子、正
孔対のうち電子は接地電位に流入するが正孔はゲ
ート領域４及び１３に蓄積される。図では１個の
フオトセルしか示していないが、沢山のフオトセ
ルを形成したときに各セルを空乏層で分離すると
いう働きをp⁺フローテイングゲート１３はもつ
ている。１３のフローテイングゲートは場合によ
つてはある電位をソースとの間に加えても良い
し、ソースと同電位にしても良い。

第２図イはn⁺領域３をソース領域としたもの、
第２図ロではn⁺領域３をドレイン領域した実施
例である。

第３図イ乃至ニは本発明を画像処理用の半導体
撮像装置とした実施例を示している。

第３図イは第３図ロにおけるＡ−A′線に沿う
断面図におけるフオトセル部分の断面図である。
（寸法は対応していない）１はSiのn⁺基板、２は
高抵抗なn^-層乃至は真性半導体領域３は高不純
物密度なn⁺領域でソース乃至はドレイン領域、
４は制御用のゲート領域で高不純物密度なp⁺領
域、１３はフローテイングゲートである。ここま
では第２図の実施例と同一である。表面は制御用
ゲート電極８とソース乃至はドレインとなるべく
されたn⁺領域３の電極１６を配線している。１
４は薄いSiO₂などの絶縁物でゲート電極８と制
御用のゲート領域４との間にコンデンサを形成し
ている。９はSiO₂膜、１５はリンを添加した多
結晶Siで各フオトセルのソース領域を接続してい
る。１６はリンを添加したリンガラス（PSG）
層で、ゲート電極８とソース領域の多結晶Si１５
の絶縁の為に設けてある。

第３図ロはイの上面図であつて８はゲート電極
のAl線を示している。n⁺領域及びフローテイン
グのゲート領域は点線で示されたところである。
表面はPSG膜である。制御用のp⁺ゲート領域と
コンデンサ用の薄い絶縁膜１４は８のゲート電極
の下に位置している。

第３図ハは第３図イ，ロに示す静電誘導トラン
ジスタ３１をマトリクスにした３２により構成さ
れた２次元の画像検出のできる本発明の実施例で
ある。２２はビデオライン選択スイツチ用のトラ
ンジスタでノーマリオフ型の静電誘導トランジス
タの例を示す。２１はφ_Sを与えるビデオライン選
択回路であり、２０はφ_Gを与える読み出しアド
レス回路であり、２３は負荷抵抗、２４はビデオ
電圧源である。

光入力３０が照射され、ビデオライン選択回路
と読み出しアドレス回路により、行と列の要素と
なるフオトセルの信号が順次出力端子２６に出て
くる。２６の出力を順次、デイスプレイ回路へ伝
送することにより画像出力を得ることができる。

第３図ニは第３図イにおいてn⁺領域３をドレ
インとしてn⁺基板をソース領域にした外は第３
図ハと同様である。フオトセルのマトリクスと周
辺回路を含めて集積化することもできる。カラー
表示を得たいときには、フオトセルのアレイ３２
を色フイルタで分離し、例えば赤(R)、緑(G)、青(B)
のセルを設けてＲ，Ｇ，Ｂの信号を取り出せば、
カラー表示の半導体撮像装置となることはいうま
でもない。

第４図イ乃至ハは本発明の別の実施例であり、
各フオトセル部の分離について示している。

第４図イは第１図ニ、第４図ロは第２図ロの本
発明の実施例のフオトセル間を絶縁物４０で分離
したものである。ここで絶縁物としてはSiO₂等
を用いる。

第４図ハはｐ基板４１を用いて、第２図ロに示
す実施例のフオトセルをｐ−ｎ接合分離としたも
のである。４２はｐないしp⁺領域でｐ基板４１
と接続する。４３はn⁺領域でソースないしはド
レイン領域である。４４はフオトセルの外部で表
面上まで４３のソース領域をｎ領域で接続したソ
ース電極である。ｐ（p⁺）領域４２、ｐ基板４
１、ｐ基板の電極４５、ソース領域４３、ソース
電極４４は接続して図のように接地しても良い。

読み出しアドレス回路、ビデオライン選択回路
等をフオトセルのマトリクスと共存させて、同一
基板上に集積化するためには、上述の分離法以外
の公知の集積回路技術を用いて行なうことができ
るのはいうまでもない。

本発明により静電誘導トランジスタによる１セ
ル１トランジスタ、１コンデンサのフオトセル形
式による半導体撮像装置を実現できる。

実施例においてはｎチヤンネルで説明してきた
が、もちろんｐチヤンネルでも良いことは説明す
るまでもない。また、チヤンネルが逆導電型の
SITによる構成でも可能である。ゲートはシヨツ
トキーバリアゲート又はMOS（MIS）ゲートでも
良い。材料はSiに限らず、Ge、−族化合物
半導体等でも良い。フオトセルアレイの表面の配
線はAl線の二層配線等、従来のデイジタルメモ
リの技術が使えることはいうまでもない。

以上説明してきたように本発明の半導体撮像装
置は以下のような特徴を有している。

(1) １つのフオトセルは１トランジスタ、１コン
デンサにより構成されていて簡単である。

(2) 光増幅作用が大きく、残音に強い。

以上のことから本発明の半導体撮像装置は構造
が簡単な上に光増幅作用もあるので従来の半導体
撮像装置では得られない特性を有することから工
業的価値が高いといえる。

【図面の簡単な説明】

第１図イ乃至トは本発明の実施例でイは本発明
の半導体撮像装置に用いるフオトセル、ロは本発
明の半導体撮像装置の構成、ハ及びニはロに基づ
く、フオトセルの断面図を含む実施例、ホは本発
明の半導体撮像装置の動作を示す実施例、ヘはダ
イナミツク特性の実施例、トは、静電誘導トラン
ジスタのゲートポテンシヤルによつてソース／ド
レイン間の電流を制御するメカニズムを説明する
ための図、第２図イ，ロはフローテイングゲート
を有するフオトセルの断面図を含む実施例、第３
図は多数のフオトセルを配列した本発明の半導体
撮像装置のフオトセルマトリクスの断面図、ロは
イの上面図、ハ及びニは２次元の画像検出をする
本発明の半導体撮像装置の全体の構成図、第４図
イ〜ハは本発明の実施例で各フオトセルの分離を
行つた断面図であり、第４図イ，ロは絶縁分離、
第４図ハはｐ−ｎ接合分離を行つた一実施例であ
る。１，３…n⁺領域で主電極領域、２…n^-ないし
は真性半導体領域、４…ゲート領域、（制御ゲー
ト領域）、６，１４…絶縁膜、７…ゲート電極、
８…ソース乃至はドレイン電極、１０…ドレイン
乃至はソース電極、１３…フローテイングゲート
領域、１５…多結晶Si、１６…PSG膜、２２…書
き込み用のスイツチ用トランジスタ、２３…負荷
抵抗、２４…ドレイン電源、２５…ドレイン電源
とスイツチ用トランジスタ間の接続線、２６…出
力端子、３０…光入力、３１…本発明のフオトセ
ル、３２…本発明のフオトセルマトリクス。

Claims

【特許請求の範囲】１複数の行線、複数の列線でマトリツクスが構
成されている半導体撮像装置にして、マトリツク
スの交点の列線に接続された一方の主電極と、共
通に接続された他方の主電極と、主電極間に配置
されたチヤンネル領域と、コンデンサを介して行
線に接続されたフオトセルとして働く第１の制御
領域とを具備した静電誘導トランジスタにおい
て、該第１の制御領域及びコンデンサは光照射に
よる光キヤリアを蓄積すると共に、当該蓄積され
た光キヤリアに応じて前記主電極間の電位障壁を
制御するように構成されており、前記列線の一端
にスイツチング用のトランジスタの一方の主電極
が接続され、前記スイツチング用のトランジスタ
の他方の主電極は各列のスイツチング用のトラン
ジスタと共通にされ、負荷抵抗を介して電源と接
続されていて、各スイツチング用のトランジスタ
のゲートないしベースはビデオライン選択回路に
接続されていて、各静電誘導トランジスタの前記
第１の制御領域は前記コンデンサを介して読み出
しアドレス選択回路に接続されていることを特徴
とする半導体撮像装置。２前記フオトセルのマトリツクス、スイツチン
グ用のトランジスタ、ビデオライン選択回路およ
び読み出しアドレス選択回路、負荷抵抗を単一の
基板に集積化したことを特徴とする前記特許請求
の範囲第１項記載の半導体撮像装置。３前記ビデオライン選択回路および読み出しア
ドレス選択回路がシフトレジスタ回路で構成さ
れ、同一基板上に集積化したことを特徴とする特
許請求の範囲第１項記載の半導体撮像装置。４複数の行線、複数の列線でマトリツクスが構
成されている半導体撮像装置にして、マトリツク
スの交点の列線に接続された一方の主電極と、共
通に接続された他方の主電極と、主電極間に配置
されたチヤンネル領域と、コンデンサを介して行
線に接続されたフオトセルとして働く第１の制御
領域と該第１の制御領域および前記列線に接続さ
れた一方の主電極を囲んで配置された一定電位も
しくはフローテイング電位になされた第２の制御
領域とを具備した静電誘導トランジスタにおい
て、該第１の制御領域及びコンデンサは光照射に
よる光キヤリアを蓄積すると共に、当該蓄積され
た光キヤリアに応じて前記主電極間の電位障壁を
制御するように構成されており、該第２の制御領
域は、各画素セルを空乏層で分離するように構成
されており、前記列線の一端にスイツチング用の
トランジスタの一方の主電極が接続され、前記ス
イツチング用のトランジスタの他方の主電極は各
列のスイツチング用のトランジスタと共通にさ
れ、負荷抵抗を介して電源と接続されていて、各
スイツチング用のトランジスタのゲートないしベ
ースはビデオライン選択回路に接続されていて、
各静電誘導トランジスタの前記第１の制御領域は
前記コンデンサを介して読み出しアドレス選択回
路に接続されていることを特徴とする半導体撮像
装置。