JPH026233B2 - - Google Patents
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- Publication number
- JPH026233B2 JPH026233B2 JP59038128A JP3812884A JPH026233B2 JP H026233 B2 JPH026233 B2 JP H026233B2 JP 59038128 A JP59038128 A JP 59038128A JP 3812884 A JP3812884 A JP 3812884A JP H026233 B2 JPH026233 B2 JP H026233B2
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- JP
- Japan
- Prior art keywords
- region
- channel region
- drain
- gate electrode
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel
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- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、MOS構造を有する浮遊ゲート型不
揮発性半導体メモリに関する。さらに詳細には、
低い電圧でかつ高い注入効率で電荷の浮遊ゲート
電極への書込みを可能とする不揮発性半導体メモ
リに関する。
揮発性半導体メモリに関する。さらに詳細には、
低い電圧でかつ高い注入効率で電荷の浮遊ゲート
電極への書込みを可能とする不揮発性半導体メモ
リに関する。
従来、チヤネル注入方式を用いた浮遊ゲート型
不揮発性メモリの書込み（電荷を浮遊ゲート電極
に注入すること）電圧は最低7V程度の書込み電
圧を必要としていた。回転システムの動作電圧と
して5V単一化が進んでいる現在、4.0V以下で書
込み・読出し可能の不揮発性メモリの必要性が高
まつている。第１図に7V程度でチヤネル注入に
より書込み可能な従来の浮遊ゲート型不揮発性メ
モリの断面図を示す。Ｐ型のシリコン半導体基板
１（ｎ型基板上に作られたＰ―ウエルでもよい）
にn+のソース領域２とドレイン領域３が形成さ
れ、電極８及び９により外部と接続されている。
不揮発性メモリの書込み（電荷を浮遊ゲート電極
に注入すること）電圧は最低7V程度の書込み電
圧を必要としていた。回転システムの動作電圧と
して5V単一化が進んでいる現在、4.0V以下で書
込み・読出し可能の不揮発性メモリの必要性が高
まつている。第１図に7V程度でチヤネル注入に
より書込み可能な従来の浮遊ゲート型不揮発性メ
モリの断面図を示す。Ｐ型のシリコン半導体基板
１（ｎ型基板上に作られたＰ―ウエルでもよい）
にn+のソース領域２とドレイン領域３が形成さ
れ、電極８及び９により外部と接続されている。
ソース領域２と接する第１のチヤネル領域１１
にはゲート酸化膜４を介して選択ゲート電極７が
形成されている。また、ドレイン領域３及びドレ
イン領域３と隣接する第２のチヤネル領域１２の
上には、薄い（100Å〜200Å）ゲート酸化膜５を
介して多結晶シリコンよりなる浮遊ゲート電極６
が形成され酸化膜１０により電気的に孤立させら
れている。
にはゲート酸化膜４を介して選択ゲート電極７が
形成されている。また、ドレイン領域３及びドレ
イン領域３と隣接する第２のチヤネル領域１２の
上には、薄い（100Å〜200Å）ゲート酸化膜５を
介して多結晶シリコンよりなる浮遊ゲート電極６
が形成され酸化膜１０により電気的に孤立させら
れている。
第１のチヤネル領域と第２のチヤネル領域の間
には極めて短い第３のチヤネル領域が形成されて
いる浮遊ゲート電極６の電位VFはドレイン領域
３と浮遊ゲート電極６の間の静電容量のためドレ
イン領域３に印加されるドレイン電圧VDにより
制御される。今、浮遊ゲート電極６の中に電子が
注入されていない場合、ドレイン電圧VD＝5Vを
印加すると、浮遊ゲート電極６の電位VFもほぼ
5V程度になる。従つて浮遊ゲート電極６の下の
第２のチヤネル領域１２の表面電位SFはドレイ
ン領域３の電位に近づく。一方選択ゲート電極７
にはそのしきい値電圧にほぼ等しい電圧が与えら
れるため、選択ゲート電極７の下の第１のチヤネ
ル領域１１の表面電位SSはソース領域２の電位
にほぼ等しくなる。従つて第１のチヤネル領域１
１から第２のチヤネル領域１２にかけて、表面電
位Sは表面電位SSから表面電位SFまで急峻に変
化する。電子はこの境界で電界加速されて浮遊ゲ
ート６の下でホツトエレクトロンになり、浮遊ゲ
ート６に飛び込む。詳細には基板シリコンと二酸
化シリコンの電位障壁3.2eV以上のエネルギーを
得たホツトエレクトロンのみが薄いゲート酸化膜
５を通り抜け浮遊ゲート６に入り込むことができ
る。
には極めて短い第３のチヤネル領域が形成されて
いる浮遊ゲート電極６の電位VFはドレイン領域
３と浮遊ゲート電極６の間の静電容量のためドレ
イン領域３に印加されるドレイン電圧VDにより
制御される。今、浮遊ゲート電極６の中に電子が
注入されていない場合、ドレイン電圧VD＝5Vを
印加すると、浮遊ゲート電極６の電位VFもほぼ
5V程度になる。従つて浮遊ゲート電極６の下の
第２のチヤネル領域１２の表面電位SFはドレイ
ン領域３の電位に近づく。一方選択ゲート電極７
にはそのしきい値電圧にほぼ等しい電圧が与えら
れるため、選択ゲート電極７の下の第１のチヤネ
ル領域１１の表面電位SSはソース領域２の電位
にほぼ等しくなる。従つて第１のチヤネル領域１
１から第２のチヤネル領域１２にかけて、表面電
位Sは表面電位SSから表面電位SFまで急峻に変
化する。電子はこの境界で電界加速されて浮遊ゲ
ート６の下でホツトエレクトロンになり、浮遊ゲ
ート６に飛び込む。詳細には基板シリコンと二酸
化シリコンの電位障壁3.2eV以上のエネルギーを
得たホツトエレクトロンのみが薄いゲート酸化膜
５を通り抜け浮遊ゲート６に入り込むことができ
る。
第２図に第１図に示した構成のメモリ素子にお
ける表面電位Sの分布の例を示す。領域，，
，，はそれぞれ第１図のソース領域２、第
１のチヤネル領域１１、第３のチヤネル領域１
３、第２のチヤネル領域１２、ドレイン領域３に
対応している。実線はＰ型基板１の不純物濃度が
高い場合の表面電位Sの分布である。領域側で
の表面電位の変化は急峻であるが、領域側では
基板１の不純物濃度が高いため浮遊ゲート電極６
の電位がその下の表面を十分に反転できず表面電
位の変化はゆるやかとなる。破線はＰ型基板１の
不純物濃度の低い場合の表面電位Sの分布を示し
ている。領域側での表面電位Sの電位降下はみ
られないが、領域側での表面電位Sの変化がゆ
るやかになる。表面電位Sの変化がゆるやかであ
ると、加速電界が弱くなり高いエネルギーを有す
るホツトエレクトロンの発生確率が小さく書込み
電圧を低くできなかつた。
ける表面電位Sの分布の例を示す。領域，，
，，はそれぞれ第１図のソース領域２、第
１のチヤネル領域１１、第３のチヤネル領域１
３、第２のチヤネル領域１２、ドレイン領域３に
対応している。実線はＰ型基板１の不純物濃度が
高い場合の表面電位Sの分布である。領域側で
の表面電位の変化は急峻であるが、領域側では
基板１の不純物濃度が高いため浮遊ゲート電極６
の電位がその下の表面を十分に反転できず表面電
位の変化はゆるやかとなる。破線はＰ型基板１の
不純物濃度の低い場合の表面電位Sの分布を示し
ている。領域側での表面電位Sの電位降下はみ
られないが、領域側での表面電位Sの変化がゆ
るやかになる。表面電位Sの変化がゆるやかであ
ると、加速電界が弱くなり高いエネルギーを有す
るホツトエレクトロンの発生確率が小さく書込み
電圧を低くできなかつた。
本発明は、上記のような欠点を克服するために
なされたものであり、低い書込み電圧メモリを提
供するものである。
なされたものであり、低い書込み電圧メモリを提
供するものである。
本発明の不揮発性メモリについて第３図〜第５
図を用いて詳細に説明する。
図を用いて詳細に説明する。
第３図は、本発明の不揮発性半導体メモリの一
実施例を示す断面図である。第３図に示すように
浮遊ゲートの下にｎ型の不純物領域１４が設けら
れた構造となつている。基板１の不純物濃度は高
いものを用いる。
実施例を示す断面図である。第３図に示すように
浮遊ゲートの下にｎ型の不純物領域１４が設けら
れた構造となつている。基板１の不純物濃度は高
いものを用いる。
第４図に第３図のメモリの選択ゲート電極７に
そのしきい値電圧近傍の電圧を印加し、ドレイン
領域３に書込みに必要な電圧を与えた時の表面電
位Sの分布を示す。領域，，，，はそ
れぞれ第３図のソース領域２、第１のチヤネル領
域１１、第３のチヤネル領域１３、第２のチヤネ
ル領域１２、ドレイン領域３に対応している。Ｐ
型基板１の不純物濃度を高くすると前述の如く、
領域での表面電位が上がり急峻な表面電位Sの
変化が得られなかつたが、ｎ型不純物領域１４を
設けたことにより、領域の表面電位SFを充分
ドレイン領域３の電位近くまで引下げることが可
能となる。従つて領域から領域にかけての表
面電位Sの変化は極めて急峻となりドレイン・ソ
ース間電圧VDSに近ずく。これにより加速電界は
強くなり、かつその加速領域も短くなるので散乱
によるエネルギー損失が少なくなりホツトエレク
トロンの発生確率が高くなるので、低いドレイン
電圧（例えば4V）での書込みが可能となる。又
チヤネル電子の浮遊ゲートへの注入効率が高くな
るため、低電流消費、高速で書き込みを行なうこ
とも可能となる。
そのしきい値電圧近傍の電圧を印加し、ドレイン
領域３に書込みに必要な電圧を与えた時の表面電
位Sの分布を示す。領域，，，，はそ
れぞれ第３図のソース領域２、第１のチヤネル領
域１１、第３のチヤネル領域１３、第２のチヤネ
ル領域１２、ドレイン領域３に対応している。Ｐ
型基板１の不純物濃度を高くすると前述の如く、
領域での表面電位が上がり急峻な表面電位Sの
変化が得られなかつたが、ｎ型不純物領域１４を
設けたことにより、領域の表面電位SFを充分
ドレイン領域３の電位近くまで引下げることが可
能となる。従つて領域から領域にかけての表
面電位Sの変化は極めて急峻となりドレイン・ソ
ース間電圧VDSに近ずく。これにより加速電界は
強くなり、かつその加速領域も短くなるので散乱
によるエネルギー損失が少なくなりホツトエレク
トロンの発生確率が高くなるので、低いドレイン
電圧（例えば4V）での書込みが可能となる。又
チヤネル電子の浮遊ゲートへの注入効率が高くな
るため、低電流消費、高速で書き込みを行なうこ
とも可能となる。
次にメモリの読出しは、選択ゲート電極７にそ
の下のチヤネル領域を充分強く反転するような電
圧を印加し、さらにドレイン領域３に読み出し電
圧であるVRを印加すると、浮遊ゲート電極６の
中の電子の量に応じたチヤネル電流がソースドレ
イン領域間に流れることから可能となる。電子が
浮遊ゲート電極６の中に多数注入された書込み状
態では低コンダクタンスであり、逆に電子の注入
のない状態では高コンダクタンスである。
の下のチヤネル領域を充分強く反転するような電
圧を印加し、さらにドレイン領域３に読み出し電
圧であるVRを印加すると、浮遊ゲート電極６の
中の電子の量に応じたチヤネル電流がソースドレ
イン領域間に流れることから可能となる。電子が
浮遊ゲート電極６の中に多数注入された書込み状
態では低コンダクタンスであり、逆に電子の注入
のない状態では高コンダクタンスである。
第５図に本発明の不揮発性半導体メモリーの他
の実施例の断面図を示す。第３図においては、高
濃度のＰ型基板を用いていたのに対し、第５図で
は低濃度のＰ型基板１に、浮遊ゲート６の下のｎ
型領域１４と選択ゲート７の下の高濃度Ｐ型領域
１５を設けたものである。ｎ型領域１４は浮遊ゲ
ート６と選択ゲート７の境界からドレイン側にか
けてわずかに存在するだけでも、書込み電圧を低
下せしめることが可能である。この場合のメモリ
の読出しは、浮遊ゲート電極６中の電子の量によ
り、浮遊ゲート６の下のチヤネル領域のしきい値
電圧が変化することを利用する。
の実施例の断面図を示す。第３図においては、高
濃度のＰ型基板を用いていたのに対し、第５図で
は低濃度のＰ型基板１に、浮遊ゲート６の下のｎ
型領域１４と選択ゲート７の下の高濃度Ｐ型領域
１５を設けたものである。ｎ型領域１４は浮遊ゲ
ート６と選択ゲート７の境界からドレイン側にか
けてわずかに存在するだけでも、書込み電圧を低
下せしめることが可能である。この場合のメモリ
の読出しは、浮遊ゲート電極６中の電子の量によ
り、浮遊ゲート６の下のチヤネル領域のしきい値
電圧が変化することを利用する。
以上説明したように、本発明によれば、書込み
電圧の低い不揮発性半導体メモリをつくることが
できる。
電圧の低い不揮発性半導体メモリをつくることが
できる。
本発明の説明には、Ｐ型シリコン基板を用いた
Ｎ型のメモリを用いたが、Ｎ型シリコン基板を用
いたＰ型のメモリも全く同様に形成されることは
いうまでもない。
Ｎ型のメモリを用いたが、Ｎ型シリコン基板を用
いたＰ型のメモリも全く同様に形成されることは
いうまでもない。
第１図は、従来の不揮発性半導体メモリを示す
断面図、第２図は第１図の不揮発性半導体メモリ
の書込み時における半導体表面の電位分布図、第
３図は本発明の不揮発性半導体メモリの一実施例
の断面図、第４図は第３図の不揮発性半導体メモ
リの書込み時における半導体表面の電位分布図、
第５図は本発明の他の実施例を示す断面図であ
る。 １…Ｐ型シリコン基板、２…n+ソース領域、
３…n+ドレイン領域、４，５…ゲート絶縁膜、
６…浮遊ゲート電極、７…選択ゲート電極、８…
ソース電極、９…ドレイン電極、１０…絶縁膜、
１１…第１のチヤネル領域、１２…第２のチヤネ
ル領域、１３…第３のチヤネル領域、１４…ｎ型
不純物領域、１５…Ｐ型不純物領域。
断面図、第２図は第１図の不揮発性半導体メモリ
の書込み時における半導体表面の電位分布図、第
３図は本発明の不揮発性半導体メモリの一実施例
の断面図、第４図は第３図の不揮発性半導体メモ
リの書込み時における半導体表面の電位分布図、
第５図は本発明の他の実施例を示す断面図であ
る。 １…Ｐ型シリコン基板、２…n+ソース領域、
３…n+ドレイン領域、４，５…ゲート絶縁膜、
６…浮遊ゲート電極、７…選択ゲート電極、８…
ソース電極、９…ドレイン電極、１０…絶縁膜、
１１…第１のチヤネル領域、１２…第２のチヤネ
ル領域、１３…第３のチヤネル領域、１４…ｎ型
不純物領域、１５…Ｐ型不純物領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体領域表面部分に互いに間
隔を置いて設けられた第１導電型と異なる第２導
電型のソース・ドレイン領域と、前記ソース・ド
レイン領域間に作られる前記ソース領域と接する
第１のチヤネル領域と前記ソース・ドレイン間に
作られ前記ドレイン領域と接する第２のチヤネル
領域と、前記第１のチヤネル領域と前記第２のチ
ヤネル領域との間に作られる第３のチヤネル領域
と、前記第１のチヤネル領域上に設けられた第１
のゲート絶縁膜と、前記第２のチヤネル領域と前
記ドレイン領域の上に設けられた第２のゲート絶
縁膜と、前記第１のゲート絶縁膜上に設けられた
選択ゲート電極と、前記第２のゲート絶縁膜上に
設けられた浮遊ゲート電極と、前記第３のチヤネ
ル領域上に設けられた前記選択ゲート電極と浮遊
ゲート電極との間の分離絶縁膜と、前記第２のチ
ヤネル領域内から前記第３のチヤネル領域内にか
けて設けられた第２導電型の不純物領域とから成
る不揮発性半導体メモリ。 ２ 前記第２の導電型の不純物領域が前記ドレイ
ン領域まで達していることを特徴とする特許請求
の範囲第１項記載の不揮発性半導体メモリ。 ３ 前記第１のチヤネル領域に前記第１の導電型
の不純物のイオンが注入されていることを特徴と
する特許請求の範囲第１項または第２項記載の不
揮発性半導体メモリ。 ４ 前記第１のゲート電極に前記第１のチヤネル
のしきい値電圧近傍の電圧を印加すると共に所定
の電圧を前記ドレイン領域に与えて前記浮遊ゲー
トに電荷の注入を行なうことを特徴とする特許請
求範囲第１項から第３項いずれか記載の不揮発性
半導体メモリ。 ５ 前記第１のゲート電極に前記第１のチヤネル
のしきい値電圧より十分高い電圧を印加して、前
記ソース・ドレイン間の導電状態を検出するこに
より前記浮遊ゲート電極の電荷情報を読み出すこ
とを特徴とする特許請求の範囲第１項から第４項
いずれか記載の不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038128A JPS60182777A (ja) | 1984-02-29 | 1984-02-29 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038128A JPS60182777A (ja) | 1984-02-29 | 1984-02-29 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182777A JPS60182777A (ja) | 1985-09-18 |
| JPH026233B2 true JPH026233B2 (ja) | 1990-02-08 |
Family
ID=12516812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038128A Granted JPS60182777A (ja) | 1984-02-29 | 1984-02-29 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182777A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| US5262987A (en) * | 1988-11-17 | 1993-11-16 | Seiko Instruments Inc. | Floating gate semiconductor nonvolatile memory having impurity doped regions for low voltage operation |
| JP2008118040A (ja) * | 2006-11-07 | 2008-05-22 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法 |
-
1984
- 1984-02-29 JP JP59038128A patent/JPS60182777A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60182777A (ja) | 1985-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |