JPH02308571A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02308571A JPH02308571A JP1128715A JP12871589A JPH02308571A JP H02308571 A JPH02308571 A JP H02308571A JP 1128715 A JP1128715 A JP 1128715A JP 12871589 A JP12871589 A JP 12871589A JP H02308571 A JPH02308571 A JP H02308571A
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- Japan
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- memory cell
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はフローティングゲートとコントロールゲートを
有する半導体記憶装置に関する。
有する半導体記憶装置に関する。
（従来の技術）
第５図に従来のＦ １ａｓｈ Ｅ２ ＦＲＯＭ（一括
消去型メモリ）のメモリセルのチャネル長（Ｌ）方向の
断面図の一例を示、す。
消去型メモリ）のメモリセルのチャネル長（Ｌ）方向の
断面図の一例を示、す。
半導体基板１１表面にソース領域１２．ドレイン領域１
３が形成され、ソース領域１２．ドレイン領域１３間の
半導体基板１１上にトンネル効果が起こる程度に、例え
ば１００〜１５０人程度の薄い変色の絶縁膜１４が形成
され、この第１の絶縁膜上にフローティングゲート１５
が形成されている。
３が形成され、ソース領域１２．ドレイン領域１３間の
半導体基板１１上にトンネル効果が起こる程度に、例え
ば１００〜１５０人程度の薄い変色の絶縁膜１４が形成
され、この第１の絶縁膜上にフローティングゲート１５
が形成されている。
またフローティングゲート１５上には例えば３３０人程
変色厚い第２の絶縁膜１６を介してコントロールゲート
１７が形成されている。
変色厚い第２の絶縁膜１６を介してコントロールゲート
１７が形成されている。
次に半導体記憶装置の動作原理を説明する。半導体記憶
装置への書き込みはコントロールゲート１７に１１ｖ程
度、ドレイン領域１３に８ｖ程度の高電圧を印加し、ソ
ース領域１２を接地して、フローティングゲート１５ヘ
ホツトエレクトロン・を注入することによって行なう。
装置への書き込みはコントロールゲート１７に１１ｖ程
度、ドレイン領域１３に８ｖ程度の高電圧を印加し、ソ
ース領域１２を接地して、フローティングゲート１５ヘ
ホツトエレクトロン・を注入することによって行なう。
また消去はソース領域１２にＩＯＶ程度の高電圧を印加
して、フローティングゲート１５中の電子を薄い第１の
絶縁膜１４を通してトンネル効果により除くことにより
行なう。
して、フローティングゲート１５中の電子を薄い第１の
絶縁膜１４を通してトンネル効果により除くことにより
行なう。
しかしながら従来の半導体記憶装置には次のような問題
点があった。すなわち従来の半導体記憶装置の書き込み
の様子は第６図に示すようになっており、例えば図中Ａ
のセルに書き込みを行なう際にはワード線３０とビット
線４０が選択され、各々に１１Ｖ程度と８ｖ程度の高電
圧が印加される。ところがこの際例えば図中Ｂのセルの
ドレイン１３にもビット線４０に印加された高電圧が印
加されるが、Ｂのセルはすでに書き込みが行なわれ、フ
ローティングゲーｈ１５に電子が注入されていた場合第
１の絶縁膜１４の膜厚が薄いのでフローティングゲート
１５中の電子がドレイン１３に印加された高電圧により
電界放出して、フローティングゲート１５中の電子が誤
って消去される誤消去の問題があった。以上の様に従来
の半導体記憶装置では半導体基板上１上の第１の絶縁膜
１４の膜厚が均一でかつ例えば１００人程変色薄いため
、任意のセルへ書き込みを行なう際に他の書き込み済の
セルを誤消去する問題があった。
点があった。すなわち従来の半導体記憶装置の書き込み
の様子は第６図に示すようになっており、例えば図中Ａ
のセルに書き込みを行なう際にはワード線３０とビット
線４０が選択され、各々に１１Ｖ程度と８ｖ程度の高電
圧が印加される。ところがこの際例えば図中Ｂのセルの
ドレイン１３にもビット線４０に印加された高電圧が印
加されるが、Ｂのセルはすでに書き込みが行なわれ、フ
ローティングゲーｈ１５に電子が注入されていた場合第
１の絶縁膜１４の膜厚が薄いのでフローティングゲート
１５中の電子がドレイン１３に印加された高電圧により
電界放出して、フローティングゲート１５中の電子が誤
って消去される誤消去の問題があった。以上の様に従来
の半導体記憶装置では半導体基板上１上の第１の絶縁膜
１４の膜厚が均一でかつ例えば１００人程変色薄いため
、任意のセルへ書き込みを行なう際に他の書き込み済の
セルを誤消去する問題があった。
（発明が解決しようとする課題）
上述したように従来の半導体記憶装置においては任意の
セルへ書き込みを行なう際にすでに書き込みの行なわれ
ている他のセルを誤消去するという問題があった。本発
明は誤消去を防止した半導体記憶装置を提供することを
目的としている。
セルへ書き込みを行なう際にすでに書き込みの行なわれ
ている他のセルを誤消去するという問題があった。本発
明は誤消去を防止した半導体記憶装置を提供することを
目的としている。
［発明の構成コ
（課題を解決するための手段）
本発明の半導体記憶装置は半導体基板と、所定間隔をお
いて形成されたドレイン領域およびソース領域と、前記
半導体基板上の少なくとも前記ドレイン領域と前記ソー
ス領域間のチャネル領域上に設けられた第１の絶縁膜と
、前記第１の絶縁膜上に設けられたフローティングゲー
トと、前記フローティングゲート上に設けられた第２の
絶縁膜と、前記第２の絶縁膜上に設けられたコントロー
ルゲートとを有し、前記第１の地縁膜の膜厚が前記ドレ
イン領域と前記ソース領域間の前記ドレイン領域側のチ
ャネル上で厚（、前記ソース領域上を含む一部で薄いよ
うに構成されている。
いて形成されたドレイン領域およびソース領域と、前記
半導体基板上の少なくとも前記ドレイン領域と前記ソー
ス領域間のチャネル領域上に設けられた第１の絶縁膜と
、前記第１の絶縁膜上に設けられたフローティングゲー
トと、前記フローティングゲート上に設けられた第２の
絶縁膜と、前記第２の絶縁膜上に設けられたコントロー
ルゲートとを有し、前記第１の地縁膜の膜厚が前記ドレ
イン領域と前記ソース領域間の前記ドレイン領域側のチ
ャネル上で厚（、前記ソース領域上を含む一部で薄いよ
うに構成されている。
（作 用）
本発明の半導体記憶装置はドレイン領域側のチャネル上
の絶縁膜の膜厚を厚く形成し、ソース領域上の絶縁膜の
膜厚を薄く形成してメモリセルの消去特性を悪化させる
ことなく任意のメモリセルへの書き込みを行なう際の他
のメモリセルの誤消去を防止する。
の絶縁膜の膜厚を厚く形成し、ソース領域上の絶縁膜の
膜厚を薄く形成してメモリセルの消去特性を悪化させる
ことなく任意のメモリセルへの書き込みを行なう際の他
のメモリセルの誤消去を防止する。
（実施例）
第１図に本発明の第１の実施例を示す。第１図は半導体
記憶装置メモリセルのチャネル長（Ｌ）方向の断面を示
している。１は例えばＰ型シリコン（Ｓｉ）からなるシ
リコン基板であり、前記シリコン基板１表面にＮ 型の
ソース領域２．ドレイン領域３が形成されている。ソー
ス領域２．ドレイン領域３間のチャネル上のドレイン領
域３よりに絶縁膜である２５０〜３５０λ程度の酸化膜
からなる第１の厚い酸化膜４が形成され、少なくともソ
ース領域２上は絶縁膜である第１の薄い酸化膜５が形成
されている。このソース２領域上の薄い酸化膜の膜厚は
良好な消去特性を得るため、トンネル電流の得られる例
えば１００〜１５０人程度にする変色た酸化膜４，５上
にはポリシリコン（Ｐｏｌｙ−５ｉ）からなるフローテ
ィングゲート６が形成されており、フローティングゲー
ト６上には絶縁膜である第２の酸化膜７を介してポリシ
リコンからなるコントロールゲート８が形成されている
。
記憶装置メモリセルのチャネル長（Ｌ）方向の断面を示
している。１は例えばＰ型シリコン（Ｓｉ）からなるシ
リコン基板であり、前記シリコン基板１表面にＮ 型の
ソース領域２．ドレイン領域３が形成されている。ソー
ス領域２．ドレイン領域３間のチャネル上のドレイン領
域３よりに絶縁膜である２５０〜３５０λ程度の酸化膜
からなる第１の厚い酸化膜４が形成され、少なくともソ
ース領域２上は絶縁膜である第１の薄い酸化膜５が形成
されている。このソース２領域上の薄い酸化膜の膜厚は
良好な消去特性を得るため、トンネル電流の得られる例
えば１００〜１５０人程度にする変色た酸化膜４，５上
にはポリシリコン（Ｐｏｌｙ−５ｉ）からなるフローテ
ィングゲート６が形成されており、フローティングゲー
ト６上には絶縁膜である第２の酸化膜７を介してポリシ
リコンからなるコントロールゲート８が形成されている
。
本実施例の動作は次の如くである。メモリセルへの書き
込みはソース領域２を接地し、例えばコントロールゲー
ト８へＩＩＶ程度、ドレイン領域３へ８Ｖ程度の高電圧
を印加して、フローティングゲート６ヘホツトエレクト
ロンを注入することにより行なう。メモリセルからの読
み出しは例えばコントロールゲート８へ５Ｖ程度、ドレ
イン領域３へ１．５ Ｖ程度の電圧を印加し、ソース領
域２を接地することにより行なう。またメモリセルの記
憶の消去は、コントロールゲート８を接地し、ドレイン
領域３を接地もしくは電気的に非導通とし、ソース領域
２に例えばＩＯＶ程度の高電圧を印加して、フローティ
ングゲート６の電子をトンネル効果によって第１の薄い
酸化膜５を通してソース領域２へ取り去ることにより行
なう。なおコントロールゲート８は半導体装置のワード
線に接続され、ドレイン領域３はビット線に接続されて
おり、コントロールゲート８とドレイン領域３の選択は
ワード線とビット線を選択することにより行なう。
込みはソース領域２を接地し、例えばコントロールゲー
ト８へＩＩＶ程度、ドレイン領域３へ８Ｖ程度の高電圧
を印加して、フローティングゲート６ヘホツトエレクト
ロンを注入することにより行なう。メモリセルからの読
み出しは例えばコントロールゲート８へ５Ｖ程度、ドレ
イン領域３へ１．５ Ｖ程度の電圧を印加し、ソース領
域２を接地することにより行なう。またメモリセルの記
憶の消去は、コントロールゲート８を接地し、ドレイン
領域３を接地もしくは電気的に非導通とし、ソース領域
２に例えばＩＯＶ程度の高電圧を印加して、フローティ
ングゲート６の電子をトンネル効果によって第１の薄い
酸化膜５を通してソース領域２へ取り去ることにより行
なう。なおコントロールゲート８は半導体装置のワード
線に接続され、ドレイン領域３はビット線に接続されて
おり、コントロールゲート８とドレイン領域３の選択は
ワード線とビット線を選択することにより行なう。
本実施例において第１図に示すようにソース領域２．ド
レイン領域３間のドレイン領域３よりのチャネル上に第
１の厚い酸化膜４を形成しているため、トンネル現象が
起こりに＜＜、任意のメモリセルへの書き込み時に他の
メモリセルの記憶の誤消去を防止することができる。ま
た゛ノース領域２上に第１の薄い酸化膜５を形成してメ
モリセルの消去特性を悪化させることがない。
レイン領域３間のドレイン領域３よりのチャネル上に第
１の厚い酸化膜４を形成しているため、トンネル現象が
起こりに＜＜、任意のメモリセルへの書き込み時に他の
メモリセルの記憶の誤消去を防止することができる。ま
た゛ノース領域２上に第１の薄い酸化膜５を形成してメ
モリセルの消去特性を悪化させることがない。
次に第２図（ａ）乃至（ｇ）を用いて本実施例の半導体
記憶装置の製造方法を説明する。第２図（ａ）に示すよ
うにＰ型シリコン基板１表面上に例えば熱酸化法を用い
て２２０〜２５０人程度の酸化変色８を形成する。次１
．： Ｐ Ｅ Ｐ （Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ
Ｐｒｏｃｅｓｓ）を行ない酸化膜１８上にレジスト１９
を残しく同図（ｂ））、例えばＲＩ Ｅ （Ｒｅａｃｔ
ｌｖｅ ｔｏｎＥｔｃｈｉｎｇ）法を用いてレジスト１
９をマスクとしてレジスト１９の形成されていないシリ
コン基板１上の酸化膜１８を除去する。（同図（Ｃ））
次にレジスト１９を剥離した後、熱酸化法を用いて例え
ば１００人程変色薄い酸化膜５を全面に形成する。この
時前記酸化膜１８上に薄い酸化膜５の形成された厚い酸
化膜４の膜厚は２７０人程変色なる。（同図（ｄ）） 次に前記酸化膜４，５上に例えばＣＶ Ｄ （Ｃｈｅ−
ｏ＋１ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｌｔｌｏｎ）法
やスノくツタ法を用いて例えば４０００人程度０第１の
ポリシリコン２６を堆積する。次に前記第１のポリシリ
コン２６上に例えば熱酸化法を用いて例えば３３０人程
変色酸化膜２７を形成する。次に前記酸化膜２７上に例
えば４０００人程度０第２のポリシリコン２８を堆積す
る。（同図（ｅ）） 次に図示しないが前記第２のポリシリコン２８上にＰＥ
Ｐレジストによりマスクを形成してＲＩＥ法を用いて自
己整合的にコントロールゲート８．フローティングゲー
ト６を形成する。その後マスクを除去する。（同図（ｆ
）） 次に前記コントロールゲート８をマスクとしてイオン注
入法を用いて例えばＡｓ（ヒ素）イオンをシリコン基板
１表面に注入してソース領域２゜ドレイン領域３を形成
する。（同図（ｇ））本実施例の半導体記憶装置の製造
方法を用いると、従来の半導体記憶装置の製造方法に大
幅な変更をすることなく、誤消去の問題のない本実施例
の半導体記憶装置を製造することができる。
記憶装置の製造方法を説明する。第２図（ａ）に示すよ
うにＰ型シリコン基板１表面上に例えば熱酸化法を用い
て２２０〜２５０人程度の酸化変色８を形成する。次１
．： Ｐ Ｅ Ｐ （Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ
Ｐｒｏｃｅｓｓ）を行ない酸化膜１８上にレジスト１９
を残しく同図（ｂ））、例えばＲＩ Ｅ （Ｒｅａｃｔ
ｌｖｅ ｔｏｎＥｔｃｈｉｎｇ）法を用いてレジスト１
９をマスクとしてレジスト１９の形成されていないシリ
コン基板１上の酸化膜１８を除去する。（同図（Ｃ））
次にレジスト１９を剥離した後、熱酸化法を用いて例え
ば１００人程変色薄い酸化膜５を全面に形成する。この
時前記酸化膜１８上に薄い酸化膜５の形成された厚い酸
化膜４の膜厚は２７０人程変色なる。（同図（ｄ）） 次に前記酸化膜４，５上に例えばＣＶ Ｄ （Ｃｈｅ−
ｏ＋１ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｌｔｌｏｎ）法
やスノくツタ法を用いて例えば４０００人程度０第１の
ポリシリコン２６を堆積する。次に前記第１のポリシリ
コン２６上に例えば熱酸化法を用いて例えば３３０人程
変色酸化膜２７を形成する。次に前記酸化膜２７上に例
えば４０００人程度０第２のポリシリコン２８を堆積す
る。（同図（ｅ）） 次に図示しないが前記第２のポリシリコン２８上にＰＥ
Ｐレジストによりマスクを形成してＲＩＥ法を用いて自
己整合的にコントロールゲート８．フローティングゲー
ト６を形成する。その後マスクを除去する。（同図（ｆ
）） 次に前記コントロールゲート８をマスクとしてイオン注
入法を用いて例えばＡｓ（ヒ素）イオンをシリコン基板
１表面に注入してソース領域２゜ドレイン領域３を形成
する。（同図（ｇ））本実施例の半導体記憶装置の製造
方法を用いると、従来の半導体記憶装置の製造方法に大
幅な変更をすることなく、誤消去の問題のない本実施例
の半導体記憶装置を製造することができる。
第３図を用いて本発明の第２の実施例を説明する。第３
図は半導体記憶装置のチャネル長（Ｌ）方向の断面図を
示している。１は例えばＰ型シリコンからなるシリコン
基板であり、前記シリコン基板１表面上にＮ 型のソー
ス領域２．ドレイン領域３が形成されている。ソース領
域２．ドレイン領域３間のドレイン領域３よりのチャネ
ル上の第１の厚い酸化膜４の膜厚は２５０〜３５０人程
度と厚く変色−ス領域２上の一部に１００〜１５０人程
度の薄い変色の酸化膜５が形成される。
図は半導体記憶装置のチャネル長（Ｌ）方向の断面図を
示している。１は例えばＰ型シリコンからなるシリコン
基板であり、前記シリコン基板１表面上にＮ 型のソー
ス領域２．ドレイン領域３が形成されている。ソース領
域２．ドレイン領域３間のドレイン領域３よりのチャネ
ル上の第１の厚い酸化膜４の膜厚は２５０〜３５０人程
度と厚く変色−ス領域２上の一部に１００〜１５０人程
度の薄い変色の酸化膜５が形成される。
また前記酸化膜４．５を介してポリシリコンからなるフ
ローティングゲート６が形成される。また前記フローテ
ィングゲート６上に第２の酸化膜７を介してポリシリコ
ンからなるコントロールゲート８が形成される。本実施
例の半導体記憶装置は、第１の実施例の半導体記憶装置
に比べて第１の厚い酸化膜４がチャネル上のソース領域
２端まで形成されているため他のセルの誤消去を防止す
る効果が大きい。ここで第１の実施例、第２の実施例と
もドレイン３とフローティングゲート６が重複して形成
されているが、第４図のようにドレイン３とフローティ
ングゲート６が重複しないで形成されても良い。
ローティングゲート６が形成される。また前記フローテ
ィングゲート６上に第２の酸化膜７を介してポリシリコ
ンからなるコントロールゲート８が形成される。本実施
例の半導体記憶装置は、第１の実施例の半導体記憶装置
に比べて第１の厚い酸化膜４がチャネル上のソース領域
２端まで形成されているため他のセルの誤消去を防止す
る効果が大きい。ここで第１の実施例、第２の実施例と
もドレイン３とフローティングゲート６が重複して形成
されているが、第４図のようにドレイン３とフローティ
ングゲート６が重複しないで形成されても良い。
［発明の効果］
本発明を用いると、任意のメモリセルへの書き込み時に
書き込みの行なわれている他のメモリセルの誤消去を防
止し、消去特性を悪化させることのない半導体記憶装置
を提供することができる。
書き込みの行なわれている他のメモリセルの誤消去を防
止し、消去特性を悪化させることのない半導体記憶装置
を提供することができる。
第１図は本発明に係る半導体記憶装置の第１の実施例の
構成を示す断面図、第２図は第１の実施例の製造方法、
第３図は本発明の第２の実施例の構成を示す断面図、第
４図は従来の半導体記憶装置・・・シリコン基板、２・
・・ソース領域。 ３・・・ドレイン領域、４・・・第１の厚い酸化膜。 ５・・・第１の薄い酸化膜。 ６・・・フローティングゲート、７・・・第２の酸化膜
。 ８・・・コントロールゲート ｖＴ ｊ 図 第 Ｚ 図
構成を示す断面図、第２図は第１の実施例の製造方法、
第３図は本発明の第２の実施例の構成を示す断面図、第
４図は従来の半導体記憶装置・・・シリコン基板、２・
・・ソース領域。 ３・・・ドレイン領域、４・・・第１の厚い酸化膜。 ５・・・第１の薄い酸化膜。 ６・・・フローティングゲート、７・・・第２の酸化膜
。 ８・・・コントロールゲート ｖＴ ｊ 図 第 Ｚ 図
Claims (2)
- （１）第１導電型の半導体基板と、 前記半導体基板の主面部に互いに所定間隔をおいて形成
された第２導電型のドレイン領域および第２導電型のソ
ース領域と、 前記半導体基板上の少なくとも前記ドレイン領域と前記
ソース領域間のチャネル上に設けられた第１の絶縁膜と
、 前記第１の絶縁膜上に設けられたフローティングゲート
と、 前記フローティングゲート上に設けられた第２の絶縁膜
と、 前記第２の絶縁膜上に設けらせれたコントロールゲート
とを有し、前記第１の絶縁膜の膜厚が前記ドレイン領域
と前記ソース領域時の前記ドレイン領域側のチャネル上
で厚く、前記ソース領域上を含む一部で薄いことを特徴
とする半導体記憶装置。 - （２）メモリセルへの記憶の書き込みは前記ソース領域
へ第１の電圧を印加し、前記ドレイン領域へ前記第１の
電圧より高電圧の第２の電圧を印加し、前記コントロー
ルゲートへ前記第２の電圧より高い電圧の第３の電圧を
印加して行ない、メモリセルの記憶の読み出しは前記ソ
ース領域へ第４の電圧を印加し、前記ドレイン領域へ前
記第４の電圧より高い電圧の第５の電圧を印加し、前記
コントロールゲートへ前記第５の電圧より高い電圧の第
６の電圧を印加して行ない、メモリセルの記憶の消去は
前記コントロールゲートへ第７の電圧を印加し、前記ソ
ース領域へ前記第７の電圧より高い電圧である第８の電
圧を印加して行なうことを特徴とする請求項１記載の半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128715A JPH02308571A (ja) | 1989-05-24 | 1989-05-24 | 半導体記憶装置 |
| EP19900109894 EP0399527A3 (en) | 1989-05-24 | 1990-05-23 | Non-volatile semiconductor memory device |
| KR1019900007521A KR900019244A (ko) | 1989-05-24 | 1990-05-24 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128715A JPH02308571A (ja) | 1989-05-24 | 1989-05-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02308571A true JPH02308571A (ja) | 1990-12-21 |
Family
ID=14991639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128715A Pending JPH02308571A (ja) | 1989-05-24 | 1989-05-24 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0399527A3 (ja) |
| JP (1) | JPH02308571A (ja) |
| KR (1) | KR900019244A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132540A (ja) * | 1992-09-02 | 1994-05-13 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| KR19980036839A (ko) * | 1996-11-19 | 1998-08-05 | 김영환 | 플래시 메모리 장치 및 그 제조방법 |
| DE19748910C2 (de) * | 1997-05-05 | 2001-06-13 | Nat Semiconductor Corp | Verfahren zum Herstellen einer EEPROM-Zelle mit hoher Packungsdichte |
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