JPH026234B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電子計算機，通信機，フアクシミ
リなどの電子機器に用いる半導体不揮発性メモリ
に関する。

〔発明の概要〕

さらに詳細には、この発明はソース・ドレイン
間に配した選択ゲート電極と浮遊ゲート電極によ
り形成される２つのチヤネル間の表面電位差を利
用してホツトキヤリアを発生させ浮遊ゲート電極
へ注入する半導体不揮発性メモリに関するもので
ある。選択ゲート電極とソース領域の間に浮遊ゲ
ート電極と同一電極層の新しいゲート電極を設け
ることによりプログラム特性のばらつきを小さく
した。又、浮遊ゲート電極とドレイン領域間に制
御ゲート電極により制御されるチヤネル領域を新
たに形成することにより、従来より保持特性を改
善した。

〔従来の技術〕

従来の書込み効率が高く、低電圧書込み可能な
半導体不揮発性メモリの構造断面図を第２図に示
す。Ｐ型基板１の表面にN⁺ソース領域２とLDD
（Ｌightly Ｄoped Drain）構造のN⁺ドレイン領
域３及びN^-ドレイン領域４を形成する。さらに
薄い（50〜150Å）ゲート絶縁膜５を形成し、そ
の上に絶縁膜７で囲まれたゲート電極６を形成す
る。ソース領域２から浮遊ゲート電極６にかけて
選択ゲート電極８と、浮遊ゲート電極６と強く容
量結合させた制御ゲート９を各々形成する。この
構造で、選択ゲート電極８により制御される第１
チヤネル１０と浮遊ゲート電極６により制御され
る第２チヤネル１１が形成される。

このメモリの動作原理を簡単に説明する。まず
制御ゲート電極９に書込み電圧V_W（４〜10V）を
印加し、浮遊ゲート電極６の電位を上げ、第２チ
ヤネル１１をオン（強反転状態）させる。選択ゲ
ート電極８には第１チヤネルのしきい値電圧V_TSG
（例えば0.5〜3.0V）より多少（0.5〜2.0V）高い
電圧V_TSG’を印加するこの状態でドレイン領域に
書込み信号（5V）が印加されると、チヤネル電
流が流れ、第１チヤネル１０と第２チヤネル１１
間の電位差でキヤリアが加速されホツトエレクト
ロンを発生する。その一部は薄いゲート絶縁膜５
を飛び越して浮遊ゲート電極６中に注入され、書
込みが行われる。

読出しは、制御ゲート電極９をグランド電位に
し、選択ゲート電極８に電源電圧V_DD（5V）を印
加し、第１チヤネル１０をオンさせる。この状態
で、ソース・ドレイン間のコンダクタンスを検出
する事により、浮遊電極６中の電荷量を読出すこ
とができる。

消去は、紫外線消去法、あるいは消去電極を設
けFowler―Nordhim電流を利用したトンネル電
流消去法により行う。

また、従来のソース側に選択ゲート電極８を持
つ浮遊ゲート型メモリでは、保持状態においてド
レインにV_DDが印加される場合があり、浮遊ゲー
ト電極６中の電子がFowler―Nordhim電流機構
によりドレイン領域にリークするのを防ぐために
LDD構造を採用している（神谷，小島，田中，
林「LDD構造による不揮発性メモリの保持特性
の改良」第31回応用物理学関係連合講演会予稿集
1P―Ｅ―13，1984年）。

〔発明が解決しようとする問題点〕

選択ゲート電極８によつて制御される第１チヤ
ネル１０のチヤネル長L_SGは製造時にばらつきが
大きくプログラム特性のばらつきの原因になつて
いた。第３図は、ドレイン電流I_Dとゲート注入電
流I_Gが選択ゲート電圧V_SG依存性を示す図である。
ゲート注入電流を最大にするバイアス電圧V_TSG’
においてL_SG＝３±1μmのばらつきがあるとI_D，I_G
共に大きくばらついてくる。さらに浮遊ゲート電
極６と選択ゲート電極８との間のオーバーラツプ
容量もマスクずれによりばらつく。これらのばら
つきは微細化するにつれ大きくなり周辺回路の設
計を複雑にし、製品歩留を低下させるという問題
があつた。

また、保持特性の改善という点において、
LDD構造では、N^-ドレイン領域４の不純物濃度
を下げすぎると、ドレイン抵抗が高くなり、書込
み時にドレイン領域での電位降下により書込み効
率が低下したり、読出し時の電流が制限されるな
どの設計の難しさという問題があつた。

〔問題点を解決するための手段〕

L_SGのばらつきを抑えるために、浮遊ゲート電
極をエツチング形成する際に、ソース側に浮遊ゲ
ート電極と同一電極層の新たな第２選択ゲート電
極を形成し、この第２選択ゲート電極と浮遊ゲー
ト電極の間のエツチングされた領域に層間絶縁膜
を配し、選択ゲート電極を埋め込むように形成す
る。

また、LDD構造の代わりに浮遊ゲート電極端
からドレイン領域にかけてチヤネルを設け、制御
ゲート電極により、このチヤネルの導電状態を制
御する。

〔作用〕

浮遊ゲート電極と第２選択ゲート電極を形成す
るマスクにより選択ゲート電極の制御する第１チ
ヤネルのチヤネル長L_SGが決まるのでマスクずれ
によるばらつきが無くなる。また、第２の選択ゲ
ート電極を浮遊ゲート電極と電気的に接続した場
合、浮遊ゲート電極と選択ゲート電極のオーバー
ラツプ容量のばらつきも無くなる。

一方、保持状態の時、制御ゲート電極をグラン
ド電位に落すことにより、ドレイン端のチヤネル
がオフ状態となり、浮遊ゲート電極をドレインと
電気的に分離することができるので、トンネルリ
ーク電流を抑えることができ、保持特性が向上す
る。

〔実施例〕

第１図にこの発明の実施例である不揮発性メモ
リの構造断面図を示す。書込み動作原理は従来の
メモリと同じである。

書込み時は、選択ゲート電極８にはV_TSG’制御
ゲート電極９にはV_W、第２選端ゲート電極１２
にV_DDを各々印加する。第３チヤネル１３と第４
チヤネル１４はしきい値電圧よりも十分に高いゲ
ート電圧でオンさせるので、ドレイン電圧の降下
は極めて少なく、注入効率の低下はほとんどな
い。

メモリセルの選択機能は選択ゲート電極８と第
２選択ゲート電極１２のいずれの電極でも可能で
ある。また、第２選択ゲート電極１２を絶縁分離
し、浮遊ゲート電極６と接続しても良い。この場
合、書込み時は、浮遊ゲート電極６の電位は制御
ゲート電極によりV_W近くまで持上げられるので
第３チヤネル１３は十分にオンされる。

読出し時は、第４チヤネル１４をオンさせる必
要があるので制御ゲート電極９に第４チヤネルの
しきい値電圧V_TCG（例えば0.5V）より0.5V程度高
い電圧V_TCG’を印加すれば良い。

保持状態では制御ゲート電極９をグランド電位
にすれば、第４チヤネル１４はオフなのでドレイ
ン電圧が浮遊ゲート電極６端に伝わることはな
く、保持特性は良い。

本発明の半導体不揮発性メモリにおいては、チ
ヤネル電流を決定する大きな要因であるL_SGが一
つのマスクによつてパターニングされているの
で、L_SGは製造時に殆ど一定にすることができる。

従つて、書込み時のチヤネル電流のばらつきも
小さく、プログラム特性の変動も小さい。

さらに、第１図のような構造にすれば、L_SGは
サブミクロン領域まで制御が可能になる。図３か
ら分かる通り、L_SGを短かくすれば、注入ゲート
電流は増加するので、注入効率を高くすることが
でき、高速の半導体不揮発性メモリを実現でき
る。

〔発明の効果〕

以上説明したように、この発明は選択ゲート電
極８によつて制御されるチヤネル長L_SGを一つの
フオトマスクで制御性よく微細に、パターニング
することができるので、製造ばらつきが少なく、
高速動作を可能にする。また、制御ゲート電極を
ドレイン領域側にわずかに伸ばすだけで、保持特
性の改善に効果がある。

【図面の簡単な説明】

第１図はこの発明の半導体不揮発性メモリの構
造断面図、第２図は従来の不揮発性メモリの構造
断面図、第３図はドレイン電流とゲート注入電流
の選択ゲート電圧依存性を示す図である。 １……Ｐ型基板、２……N⁺ソース領域、３…
…N⁺ドレイン領域、４……N^-ドレイン領域、５
……注入ゲート絶縁膜、６……浮遊ゲート電極、
７……層間およびゲート絶縁膜、８……選択ゲー
ト電極、９……制御ゲート電極、１０……第１チ
ヤネル、１１……第２チヤネル、１２……第２選
択ゲート電極、１３……第３チヤネル、１４……
第４チヤネル。

Claims (1)

【特許請求の範囲】
1. １ 第１導電型の半導体基板表面に間隔をおいて
   形成された第２導電型のソース領域及びドレイン
   領域と、前記ソース領域と前記ドレイン領域との
   間の前記半導体基板上に形成されたゲート絶縁膜
   と、前記ゲート絶縁膜上に層間絶縁膜で電気的に
   絶縁された浮遊ゲート電極と、前記浮遊ゲート電
   極と同一層で形成し前記ソース領域に接する第１
   ゲート電極と、前記第１ゲート電極と前記浮遊ゲ
   ート電極間に形成された第２ゲート電極と、前記
   浮遊ゲート電極と強く容量結合し前記浮遊ゲート
   電極と前記ドレイン間に形成された第３ゲート電
   極より成る半導体不揮発性メモリ。