JPH0262632A - 否定条件節を含むルールの高速処理装置 - Google Patents
否定条件節を含むルールの高速処理装置Info
- Publication number
- JPH0262632A JPH0262632A JP63215526A JP21552688A JPH0262632A JP H0262632 A JPH0262632 A JP H0262632A JP 63215526 A JP63215526 A JP 63215526A JP 21552688 A JP21552688 A JP 21552688A JP H0262632 A JPH0262632 A JP H0262632A
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- memory
- negation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明はルールベースにおけるルールの高速処理方式に
関する。
関する。
ルールベースの高速推論方式の一つとして、ルール群を
ルールネットワークにコンパイルし、知識ベース内容変
更の際、変化分をそのネットワークに流すことにより、
推論を行なうリーティ方式％式％： ン・マツチ・プロブレム（Ｒｅｔｅ：Ａ Ｆａｓｔ Ａ
ｒｇｏｒｉｔｈｍｆｏｒ ｔｈｅ Ｍａｎｙ Ｐａｔ
ｔｅｒｎ／）４ａｎｙ ０ｂｊｅｃｔ Ｐａｔｔｅｒｎ
Ｍａｔａｈ Ｐｒｏｂｌｅｍ）Ｊ、アーティフィシャ
ル・インテリジェンス（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔ
ｅｌｌｉｇｅｎｃｅ） 、１９８２年、１９号１７〜３
７ベージコがある。
ルールネットワークにコンパイルし、知識ベース内容変
更の際、変化分をそのネットワークに流すことにより、
推論を行なうリーティ方式％式％： ン・マツチ・プロブレム（Ｒｅｔｅ：Ａ Ｆａｓｔ Ａ
ｒｇｏｒｉｔｈｍｆｏｒ ｔｈｅ Ｍａｎｙ Ｐａｔ
ｔｅｒｎ／）４ａｎｙ ０ｂｊｅｃｔ Ｐａｔｔｅｒｎ
Ｍａｔａｈ Ｐｒｏｂｌｅｍ）Ｊ、アーティフィシャ
ル・インテリジェンス（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔ
ｅｌｌｉｇｅｎｃｅ） 、１９８２年、１９号１７〜３
７ベージコがある。
これによれば、否定条件節、即ち、与えられたルール術
語すべてを満たすようなオブジェクトが、その条件節の
領域内に１つも存在しないときに成功する条件節を表現
するにあたっては、否定条件節の展開形を生成し、それ
をルールネットワークに付は足すことにより処理を行な
う。しかし、従来の処理方式ではルールネットワークの
大きさ、実行時の処理量に冗長が生じる。
語すべてを満たすようなオブジェクトが、その条件節の
領域内に１つも存在しないときに成功する条件節を表現
するにあたっては、否定条件節の展開形を生成し、それ
をルールネットワークに付は足すことにより処理を行な
う。しかし、従来の処理方式ではルールネットワークの
大きさ、実行時の処理量に冗長が生じる。
否定条件節、即ち、与えられたルール術語すべてを満た
すようなオブジェクトがその条件節の領域内に１つも存
在しないときに、成功する条件節に対し否定条件部独自
の展開形をルールネットワークへ取り込んだ結果は、否
定条件部以外との共通部分も複数回表現されるために、
ルールネットワークが冗長を持つことになる。さらに実
行時の処理について考えてみると、条件節およびメモリ
を共有化することができず対象にすべき筒数が増えるた
めの冗長な処理が必要となり、処理効率が低下するとい
う問題が生じる。
すようなオブジェクトがその条件節の領域内に１つも存
在しないときに、成功する条件節に対し否定条件部独自
の展開形をルールネットワークへ取り込んだ結果は、否
定条件部以外との共通部分も複数回表現されるために、
ルールネットワークが冗長を持つことになる。さらに実
行時の処理について考えてみると、条件節およびメモリ
を共有化することができず対象にすべき筒数が増えるた
めの冗長な処理が必要となり、処理効率が低下するとい
う問題が生じる。
本発明の否定条件節を含むルールの処理方式では否定条
件節を含むルールを扱い、展開時には他の条件節となる
べく共有化が可能な結果を生成することによりネットワ
ークサイズを縮小し、また実行時には複雑な処理を用い
ないようメモリ表現を工夫した処理手段を用いて処理を
行なう。
件節を含むルールを扱い、展開時には他の条件節となる
べく共有化が可能な結果を生成することによりネットワ
ークサイズを縮小し、また実行時には複雑な処理を用い
ないようメモリ表現を工夫した処理手段を用いて処理を
行なう。
従って本発明の否定条件節を含むルールの高速処理方式
は、 否定条件節を検出する検出部と、前記検出部で検出され
た否定条件節が他の条件節と独立な独立否定条件節か他
の条件節に依存する従属否定条件節かを判断する判断部
と、前記判断部で判断された結果が独立否定条件節なら
ば要素内テストと否定メモリとに展開する独立否定節展
開部と、前記判断部で判断された結果が従属否定条件節
ならば要素内テストとメモリと否定マージとに展開する
従属否定節展開部とを有して成り否定条件節を展開する
否定条件節展開手段と、 ルールネットワークに否定条件節の展開結果を取り込む
否定節展開形ネットワーク取り込み手段と、 否定メモリを実行時に処理する否定メモリ実行時処理手
段と、 否定マージを実行時に処理する否定マージ実行時処理手
段と、 を備えて構成される。
は、 否定条件節を検出する検出部と、前記検出部で検出され
た否定条件節が他の条件節と独立な独立否定条件節か他
の条件節に依存する従属否定条件節かを判断する判断部
と、前記判断部で判断された結果が独立否定条件節なら
ば要素内テストと否定メモリとに展開する独立否定節展
開部と、前記判断部で判断された結果が従属否定条件節
ならば要素内テストとメモリと否定マージとに展開する
従属否定節展開部とを有して成り否定条件節を展開する
否定条件節展開手段と、 ルールネットワークに否定条件節の展開結果を取り込む
否定節展開形ネットワーク取り込み手段と、 否定メモリを実行時に処理する否定メモリ実行時処理手
段と、 否定マージを実行時に処理する否定マージ実行時処理手
段と、 を備えて構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明のルールベースにおける否定条件節を
含むルールの高速処理方式の構成を示している。否定条
件節展開手段２は、否定条件節を検出し、従来のリーテ
イ方式で用いられる書式と否定表現とを用いて展開形を
生成する。否定節展開形ネットワーク取り込み手段３は
、否定条件節展開手段２で展開された結果をテストおよ
びメモリの共有化を計りながらルールネットワークに取
り込む、ネットワーク生成手段６は通常のリーティ方式
のネットワーク生成手段に否定条件節展開手段２と否定
節展開形ネットワーク取り込み手段３とを付加したもの
である。否定メモリ実行時処理手段４は、ルールセット
実行時にトークンが否定メモリに到達した際の処理を行
なう、否定マージ実行時処理手段５は、ルールセット実
行時にトークンが否定マージに達した際の処理を行なう
。
含むルールの高速処理方式の構成を示している。否定条
件節展開手段２は、否定条件節を検出し、従来のリーテ
イ方式で用いられる書式と否定表現とを用いて展開形を
生成する。否定節展開形ネットワーク取り込み手段３は
、否定条件節展開手段２で展開された結果をテストおよ
びメモリの共有化を計りながらルールネットワークに取
り込む、ネットワーク生成手段６は通常のリーティ方式
のネットワーク生成手段に否定条件節展開手段２と否定
節展開形ネットワーク取り込み手段３とを付加したもの
である。否定メモリ実行時処理手段４は、ルールセット
実行時にトークンが否定メモリに到達した際の処理を行
なう、否定マージ実行時処理手段５は、ルールセット実
行時にトークンが否定マージに達した際の処理を行なう
。
実行時処理手段７は通常のリーテイ方式のネットワーク
実行時短理系に否定メモリ実行時処理手段４と否定マー
ジ実行時処理手段５とを付加したものである。
実行時短理系に否定メモリ実行時処理手段４と否定マー
ジ実行時処理手段５とを付加したものである。
第２図は否定条件節展開手段２の動作を説明するための
図である。第２図は否定条件節展開手段２の構成を示し
ている。検出部２１は否定条件節を検出する０判断部２
２は、検出部２１で検出された否定条件節が独立否定条
件節か従属否定条件節かを判断する０判断部２２で判断
された結果２３が独立否定条件節ならば独立否定節展開
部２４が要素内テストと否定メモリとに展開され、判断
部２２で判断された結果２３が従属否定条件節からなら
ば従属否定テスト群２５が要素内テストとメモリと否定
マージとに展開される。
図である。第２図は否定条件節展開手段２の構成を示し
ている。検出部２１は否定条件節を検出する０判断部２
２は、検出部２１で検出された否定条件節が独立否定条
件節か従属否定条件節かを判断する０判断部２２で判断
された結果２３が独立否定条件節ならば独立否定節展開
部２４が要素内テストと否定メモリとに展開され、判断
部２２で判断された結果２３が従属否定条件節からなら
ば従属否定テスト群２５が要素内テストとメモリと否定
マージとに展開される。
第３図は否定メモリ実行時処理手段４の動作を説明する
ための図である。第３図は否定メモリ実行手段４の構成
を示している。指示検査部４０１は、ネットワーク上流
から流れてきたトークンがプラスト−クンすなわちメモ
リ要素追加トークンであるかマイナストークンすなわち
メモリ要素削除トークンであるかを検査する。指示検査
部４０１の検査の結果４０２でプラスト−クンであるな
らば、メモリ格納部４０３でメモリプロパティにそのト
ークンを格納する。メモリ変化検査部４０４は、メモリ
プロパティに格納されているトークンの数を調べる。メ
モリ変化検査部４０４の検査の結果４０５でメモリプロ
パティ内のトークンの個数が１個ならばマイナストーク
ン操作部４０６は、否定メモリ以下のネットワークにマ
イナスの一ダミートークンを流すとともに否定メモリを
空にセットする。
ための図である。第３図は否定メモリ実行手段４の構成
を示している。指示検査部４０１は、ネットワーク上流
から流れてきたトークンがプラスト−クンすなわちメモ
リ要素追加トークンであるかマイナストークンすなわち
メモリ要素削除トークンであるかを検査する。指示検査
部４０１の検査の結果４０２でプラスト−クンであるな
らば、メモリ格納部４０３でメモリプロパティにそのト
ークンを格納する。メモリ変化検査部４０４は、メモリ
プロパティに格納されているトークンの数を調べる。メ
モリ変化検査部４０４の検査の結果４０５でメモリプロ
パティ内のトークンの個数が１個ならばマイナストーク
ン操作部４０６は、否定メモリ以下のネットワークにマ
イナスの一ダミートークンを流すとともに否定メモリを
空にセットする。
指示検査部４０１の検査の結果４０２でマイナストーク
ンであるならば、メモリ削除部４０７でメモリプロパテ
ィよりそのトークンを削除する。
ンであるならば、メモリ削除部４０７でメモリプロパテ
ィよりそのトークンを削除する。
メモリ変化検査部４０８はメモリプロパティに格納され
ているトークンの数を調べる。メモリ変化検査部４０８
の検査の結果４０９でメモリプロパティ内にトークンが
１つも存在しないならば、プラスト−クン操作部４１０
は否定メモリ以下のネットワークにプラスのダミートー
クンを流すとともに否定メモリにダミートークンをセッ
トする。
ているトークンの数を調べる。メモリ変化検査部４０８
の検査の結果４０９でメモリプロパティ内にトークンが
１つも存在しないならば、プラスト−クン操作部４１０
は否定メモリ以下のネットワークにプラスのダミートー
クンを流すとともに否定メモリにダミートークンをセッ
トする。
第４図は否定マージ実行処理手段５の動作を説明するた
めの図である。第４図は否定マージ実行時処理手段５の
構成を示している。指示検査部５１はネットワーク上流
から流れてきたトークンがプラスト−クンすなわちメモ
リ要素追加トークンであるかマイナストークンすなわち
メモリ要素削除トークンであるかを検査する。トークン
検査部５２はネットワーク上流から流れてきたトークン
が従属否定テスト群に対して肯定部側の入力となるのか
否定部側の入力となるのかを検査する。トークン検査部
５２の検査の結果５３が肯定部側ならば肯定部側処理部
５４の処理を行なう、トークン検査部５２の検査の結果
５３が否定部側ならば否定部側処理部５２の処理を行な
う。
めの図である。第４図は否定マージ実行時処理手段５の
構成を示している。指示検査部５１はネットワーク上流
から流れてきたトークンがプラスト−クンすなわちメモ
リ要素追加トークンであるかマイナストークンすなわち
メモリ要素削除トークンであるかを検査する。トークン
検査部５２はネットワーク上流から流れてきたトークン
が従属否定テスト群に対して肯定部側の入力となるのか
否定部側の入力となるのかを検査する。トークン検査部
５２の検査の結果５３が肯定部側ならば肯定部側処理部
５４の処理を行なう、トークン検査部５２の検査の結果
５３が否定部側ならば否定部側処理部５２の処理を行な
う。
第５図（よ肯定部側処理部５４の構成を表わしている。
否定側メモリ検査部５４０１は否定側メモリ内にトーク
ンが保持されているかを検査する。
ンが保持されているかを検査する。
否定側メモリ検査部５４０１の検査の結果５４０２でメ
モリにトークンが保持されているならば出カドークン生
成部５４０４は否定側メモリの要素を１つ読み込み、メ
モリの要素と入カドークンを組み合わせたトークンを生
成する０条件検査部５４０５は出カドークンを用いて条
件節の検査を行なう０条件検査部５４０５の検査の結果
５４０６が成功ならば否定−時メモリ格納部５４０７は
出カドークンを格納する。否定側メモリ検査部５４０１
の検査の結果５４０２で処理していない要素がある間は
参照符号５４０１〜５４０６に示す処理を繰り返す、否
定−時メモリ検査部５４０７は否定−時メモリが空か否
かを検査する。否定−時メモリ検査部５４０７の検査の
結果５４０８が空かつ指示検査５１の検査結果５４１０
がプラスト−クンならば、プラスト−クン操作部５４１
０は入カドークンとダミートークンを組み合わせたプラ
スト−クンをネットワーク下流に流す。否定−時メモリ
検査部５４０７の検査の結果５４０８が空であり、かつ
指示検査５１の検査結果５４０９がマイナストークンな
らば、マイナストークン操作部５４１１は入カドークン
とダミートークンを組み合わせたマイナストークンをネ
ットワーク下流に流す、肯定側メモリ操作部５４１３は
指示検査５１の検査結果５４１２がプラスト−クンなら
ば肯定側メモリ操作部５４１３は否定−時メモリの内容
を肯定側メモリに付は足す。
モリにトークンが保持されているならば出カドークン生
成部５４０４は否定側メモリの要素を１つ読み込み、メ
モリの要素と入カドークンを組み合わせたトークンを生
成する０条件検査部５４０５は出カドークンを用いて条
件節の検査を行なう０条件検査部５４０５の検査の結果
５４０６が成功ならば否定−時メモリ格納部５４０７は
出カドークンを格納する。否定側メモリ検査部５４０１
の検査の結果５４０２で処理していない要素がある間は
参照符号５４０１〜５４０６に示す処理を繰り返す、否
定−時メモリ検査部５４０７は否定−時メモリが空か否
かを検査する。否定−時メモリ検査部５４０７の検査の
結果５４０８が空かつ指示検査５１の検査結果５４１０
がプラスト−クンならば、プラスト−クン操作部５４１
０は入カドークンとダミートークンを組み合わせたプラ
スト−クンをネットワーク下流に流す。否定−時メモリ
検査部５４０７の検査の結果５４０８が空であり、かつ
指示検査５１の検査結果５４０９がマイナストークンな
らば、マイナストークン操作部５４１１は入カドークン
とダミートークンを組み合わせたマイナストークンをネ
ットワーク下流に流す、肯定側メモリ操作部５４１３は
指示検査５１の検査結果５４１２がプラスト−クンなら
ば肯定側メモリ操作部５４１３は否定−時メモリの内容
を肯定側メモリに付は足す。
第６図は否定部側処理部５５の構成を表わしている。肯
定側メモリ検査部５５ｏ１は肯定側メモリ内にトークン
が保持されているかを検査する。
定側メモリ検査部５５ｏ１は肯定側メモリ内にトークン
が保持されているかを検査する。
肯定側メモリ検査部５５０１の検査の結果５５０２でメ
モリにトークンが保持されているならば出カドークン生
成部５５０３は肯定側メモリの要素を１つ読み込み、メ
モリの要素と入カドークンを組み合わせたトークンを生
成する０条件検査部５５０４は出カドークンを用いて条
件節の検査を行なう。
モリにトークンが保持されているならば出カドークン生
成部５５０３は肯定側メモリの要素を１つ読み込み、メ
モリの要素と入カドークンを組み合わせたトークンを生
成する０条件検査部５５０４は出カドークンを用いて条
件節の検査を行なう。
条件検査部５５０４の検査結果５５０５が成功かつ指示
検査５１の結果５５０６がブラスト−クンならば肯定側
メモリ格納部５５０７は肯定側メモリの対象要素の制約
要素として入カドークンを付は足す。メモリ変化検査部
５５０８は肯定側の対象要素の制約要素の個数を調べる
。メモリ変化検査部５５０８の検査結果５５０９が１個
ならば、マイナストークン操作部５５１０は肯定側の対
象要素とダミートークンを組み合わせたマイナストーク
ンをネットワーク下流に流す。
検査５１の結果５５０６がブラスト−クンならば肯定側
メモリ格納部５５０７は肯定側メモリの対象要素の制約
要素として入カドークンを付は足す。メモリ変化検査部
５５０８は肯定側の対象要素の制約要素の個数を調べる
。メモリ変化検査部５５０８の検査結果５５０９が１個
ならば、マイナストークン操作部５５１０は肯定側の対
象要素とダミートークンを組み合わせたマイナストーク
ンをネットワーク下流に流す。
条件検査部５５０４の検査結果５５０５が成功かつ指示
検査５１の結果５５０６がマイナストークンならば、肯
定側メモリ格納部５５０７は肯定側メモリに入カドーク
ンを付は足す０条件検査部５５０４の検査結果５５０５
が成功かつ指示検査５１の結果５５０６がマイナストー
クンならば、肯定側メモリ削除部５５１１は肯定側メモ
リの対象要素の制約要素から入カドークンを削除する。
検査５１の結果５５０６がマイナストークンならば、肯
定側メモリ格納部５５０７は肯定側メモリに入カドーク
ンを付は足す０条件検査部５５０４の検査結果５５０５
が成功かつ指示検査５１の結果５５０６がマイナストー
クンならば、肯定側メモリ削除部５５１１は肯定側メモ
リの対象要素の制約要素から入カドークンを削除する。
メモリ変化検査部５５１２は肯定側の対象要素の制約要
素の個数を調べる。メモリ変化検査部５５１２の結果５
５１３が０個ならばブラスト−クン操作部５５１４は肯
定側の対象要素とダミートークンを組み合わせたブラス
ト−クンをネットワーク下流に流す。
素の個数を調べる。メモリ変化検査部５５１２の結果５
５１３が０個ならばブラスト−クン操作部５５１４は肯
定側の対象要素とダミートークンを組み合わせたブラス
ト−クンをネットワーク下流に流す。
肯定側メモリ検査部５５０１の結果５５ｏ２で処理して
いない要素がある間は参照符号５５０１〜５５１４に示
す処理を繰り返す。
いない要素がある間は参照符号５５０１〜５５１４に示
す処理を繰り返す。
以上説明したように、本発明の、ルールベースにおける
否定条件節を含むルールの高速処理方式によれば、否定
条件節を共有化可能な通常のネットワークで用いる表現
を用いた部分と否定表現とに分解してネットワークに取
り込むことができるため、ルールネットワークの冗長性
の回避、実行時の処理量の軽減ができるという効果があ
り、ルールベースの高速実行に有効である。
否定条件節を含むルールの高速処理方式によれば、否定
条件節を共有化可能な通常のネットワークで用いる表現
を用いた部分と否定表現とに分解してネットワークに取
り込むことができるため、ルールネットワークの冗長性
の回避、実行時の処理量の軽減ができるという効果があ
り、ルールベースの高速実行に有効である。
第１２図は本発明の一実施例の構成を示すブロック図、
第２図は第１図の否定条件節展開手段２の構成を示す図
、第う図は第１図の否定メモリ実行時処理手段４の構成
を示す図、第４図は第１図の否定マージ実行時処理手段
５の構成を示す図、第５図は第４図の肯定部側処理部５
４の構成を示す図、第６図は第４図の否定部側処理部５
５の構成を示す図。 １・・・否定条件節を含むルールの高速処理方式、２・
・・否定条件節展開手段、３川否定節展開形ネッノワー
ク取り込み手段、４・・・否定メモリ実行時処理手段、
５・・・否定マージ実行時処理手段、６・・・ネットワ
ーク生成手段、７・・・実行時処理手段、８・・・制御
部。
第２図は第１図の否定条件節展開手段２の構成を示す図
、第う図は第１図の否定メモリ実行時処理手段４の構成
を示す図、第４図は第１図の否定マージ実行時処理手段
５の構成を示す図、第５図は第４図の肯定部側処理部５
４の構成を示す図、第６図は第４図の否定部側処理部５
５の構成を示す図。 １・・・否定条件節を含むルールの高速処理方式、２・
・・否定条件節展開手段、３川否定節展開形ネッノワー
ク取り込み手段、４・・・否定メモリ実行時処理手段、
５・・・否定マージ実行時処理手段、６・・・ネットワ
ーク生成手段、７・・・実行時処理手段、８・・・制御
部。
Claims (1)
- 【特許請求の範囲】 否定条件節を含むルールを有するルールベースシステム
において、 否定条件節を検出する検出部と、前記検出部で検出され
た否定条件節が他の条件節と独立な独立否定条件節か他
の条件節に依存する従属否定条件節かを判断する判断部
と、前記判断部で判断された結果が独立否定条件節なら
ば要素内テストと否定メモリとに展開する独立否定節展
開部と、前記判断部で判断された結果が従属否定条件節
ならば要素内テストとメモリと否定マージとに展開する
従属否定節展開部とを有して成り否定条件節を展開する
否定条件節展開手段と、 ルールネットワークに否定条件節の展開結果を取り込む
否定節展開形ネットワーク取り込み手段と、 否定メモリを実行時に処理する否定メモリ実行時処理手
段と、 否定マージを実行時に処理する否定マージ実行時処理手
段と、 を備えて成ることを特徴とする否定条件節を含むルール
の高速処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215526A JP2504132B2 (ja) | 1988-08-29 | 1988-08-29 | 否定条件節を含むル―ルの高速処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215526A JP2504132B2 (ja) | 1988-08-29 | 1988-08-29 | 否定条件節を含むル―ルの高速処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0262632A true JPH0262632A (ja) | 1990-03-02 |
| JP2504132B2 JP2504132B2 (ja) | 1996-06-05 |
Family
ID=16673882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63215526A Expired - Lifetime JP2504132B2 (ja) | 1988-08-29 | 1988-08-29 | 否定条件節を含むル―ルの高速処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504132B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63631A (ja) * | 1986-06-20 | 1988-01-05 | Hitachi Ltd | ル−ル処理方式 |
-
1988
- 1988-08-29 JP JP63215526A patent/JP2504132B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63631A (ja) * | 1986-06-20 | 1988-01-05 | Hitachi Ltd | ル−ル処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504132B2 (ja) | 1996-06-05 |
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