JPH0262790A - 半導体記憶回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ ［従来の技術］ 従来の半導体記憶回路装置（以下メモリーと略す）は、
第３図に示すように外部アドレスバス２１−ａ、２１−
ｂからのアドレス信号をＸアドレスデコーダ２６及びＸ
アドレスデコーダ２７によりメモリーセル２４の特定の
セルをアクセスし、データバス２５を介してデータの書
き込み、読みだしを行っていた。

このような従来のメモリーではその読みだし、書き込み
時間（以下、アクセスタイムと略す）はアドレス信号が
外部アドレスバス２１−ａ、２１−すに入ってデコーダ
２６．２７によりデコードされ、そのデコード信号によ
り選択されたセルから信号が出てくるまでの遅延時間の
合計になる。

［発明が解決しようとする問題点］ 第３図に示したような従来のメモリーではそのアクセス
タイムはアドレス信号が入ってから特定のセルが選択さ
れ、その選択されたセルから信号が出力されることによ
り決まる。アクセスタイムを小さくするには各部の論理
回路つまりアドレスデコーダ部及びメモリセルから信号
が出力されるまでの時間を小さくする必要がある。最近
の半導体製造プロセス技術の進歩によりかなり高速のメ
モリーが出来ている。しかし、従来の方法では、各部の
論理回路の遅延時間によりアクセスタイムが決まり大幅
にアクセスタイムを小さくすることは難しい。

近年の大規模半導体回路装置（以下、ＬＳＩと略す）は
益々高速になってきておりそのＬＳＩをテストするまで
のテスト装置（ＬＳＩテスター）にも高速性が要求され
てきている。第４図に示すようにＬＳＩの各入力信号ピ
ンへテスト信号を送り出すためのテストパターンを記憶
するためのメモリー部２９、及びメモリー部２９の内容
により内部状態が決まり、その結果期待すべき正しい出
力結果を記憶するためのメモリー部３０からなる代表的
なＬＳＩテスターの動作原理は、メモリー部２９に記憶
しであるテストパターンをテストステーション３１上の
ＬＳＩに送り、そのテストパターンにより内部状態が変
化し、その結果を期待値が記憶されているメモリー３０
の内容と比較し一致すればそのテストパターンによるテ
ストではＬＳＩは正常動作をするというものである。こ
の動作をそのＬＳＩをテストするに必要なだけ繰り返し
行う。テストする速度は、メモリーのアクセスタイムで
制約をうけ、このために高速でテストするには高速のメ
モリーが必要になる。また、近年のＬＳＩはその動作が
複雑になってきておりテストするためのパターンは数１
０万以上の膨大なものである。従ってＬＳＩテスター用
のメモリーには高速性に加えて大容量も要求される。

従来のメモリーではアドレス信号が送られてから順次特
定のセルが選択される構造であるから、そのアクセスに
要する信号経路を信号が伝達するに要する時間以上に高
速にすることはてきないという欠点があった。

するためのセレクタを有する。

［発明の従来技術に対する相違点コ 上述した従来のメモリーに対し、本発明はメモリーブロ
ックをバイト単位でパラレルに選択し、それをシリアル
に順次送り出すという回路を内蔵し、また、外部からの
選択信号によりメモリー部が分割でき、かつ分割された
メモリーからの出力を選択して外部へ送り出すための回
路を有するという相違点を有する。

［問題点を解決するための手段］ 本発明のメモリーは、外部から入力されたクロック信号
によりメモリセルをバイト単位でパラレルに選択するた
めのアドレス信号を発生するカウンタと、前記アドレス
信号によりバイト単位でパラレルに選択されたデータを
シリアルに変換し出力するためのシフトレジスタとを有
し、また外部からの選択用信号によりメモリー部が分割
して選択できかつ分割されたメモリーからの出力を選択
［実施例コ 次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の第１実施例である。１はメモリーセ
ルを選択するための内部アドレスを生成するアドレスカ
ウンタ、２は外部から供給されるクロック信号線、３は
内部アドレスバス、４は外部から書き込み時にメモリー
セルを選択する外部アドレスバス、５はメモリーにデー
タを書き込む時の外部データバス、６はメモリーブロッ
ク、７はパラレルに読み出された信号を出力する内部デ
ータバス、８はパラレル信号を一時ラッチし、かつシリ
アルに変換するシフトレジスタ、９は外部へ信号を送り
出す外部データバスである。このメモリーへのデータの
書き込み動作は、従来のメモリーと類似している。アド
レスバス４により選択されたメモリーブロック６内の特
定のセルにデータバス５上のデータが書き込まれる。同
図には、本来有るべきチップセレクト、リード／ライト
信号は、省略しである。このメモリーの読みだし動作は
次のようになる。外部からクロック信号線２によりアド
レスカウンタ１にクロックが送られるとそれに応じてア
ドレスカウンタ１は順次アドレスを１ずつ進め、そのア
ドレスに対応するメモリーセルをバイト単位にパラレル
に内部データバス７に出力する。同時にそのデータはシ
フトレジスタ８内のラッチ回路に記憶され、このために
データバス７の内容が変化してもその影響は受けない。

シフトレジスタ８にラッチされたデータはクロック信号
２からある遅れをもったタイミングで順次シフトレジス
タからシリアルに出力される。シフトレジスタ８にデー
タが記憶されたと同時にアドレスカウンタは１だけカウ
ントアツプし次のアドレスをメモリーセルに送り出す。

この間にもシフトレジスタ８からは先に選択されたセル
のデータがシリアルに外部データバス９に出力されてい
る。

つまり、データの出力と同時に次のデータのアクセスが
開始されていることになる。シフトレジスタ８からすべ
てのデータがシリアルに送り出されるとデータバス７に
確定している次のデータがシフトレジスタ８のラッチ回
路に取り込まれる。以下この繰り返しを行いデータを順
次送り出す。出力は１ビツトずつだが、メモリーブロッ
クからバイト単位で読み出されるためにシフトレジスタ
８を高速に動作するように設計すれば、外部からは最高
パラレルに出力されるビット数の倍率で高速にデータを
転送したように見える。

また、このメモリーセルからのデータの読み出しは第６
図に示したデータの場合ａｌ−ａ２−、ａ８−　　ｂｌ
−ｂ２　＋、　　、、、　ｂ８−、　　、、、。

ｎｌ−ｎ２　＋、　　、　、　ｎ８．　　、　、の様に
なる。データの書き込みもこのようにおこなっておく。

第２図は、本発明の第２実施例を示す。この例は、第１
実施例のメモリーを２絹設けその各々を選択するための
セレクト信号を有するものである。

同図において、１０は第１実施例と同様の働きをするア
ドレスカウンタ、１１はクロック信号線、１２はアドレ
スカウンタから出力されるアドレスをメモリーセルに送
るための内部アドレスバス、１３は書き込み動作時に外
部からメモリーセルをアクセスするための外部アドレス
バス、１４は書き込み時にデータをメモリーセルに送る
ための外部データバス、１５はメモリーブロックである
。

この例では２つに分割されている。１５−ａ、１５−ｂ
はメモリーブロックから出力されたデータを一時記憶す
るためのラッチ回路であり、この回路により第１実施例
で示したようにデータをシリアルに出力している間に次
のアドレスによるアクセスが可能になる。１６はラッチ
回路からのデータを１７なるセレクタにおくるための内
部データバス、１７は分割されているメモリーブロック
のどちらか一方をシフトレジスタ１８に送るためのセレ
クタ、１８は第１実施例で示したのと同様の動作をする
シフトレジスタ、１９はシフトレジスタからのシリアル
データを送り出す外部データバスである。

第１実施例では、メモリーの内容がすべておくりだされ
た場合、次のデータを本発明によるメモリーに送り込む
必要がある。その間、データのシリアル転送はできなく
なる。この様なことは、従来のＬＳＩテスタては、起こ
り得る。

つまり、低速の大容量のメモリー（磁気デスク等）から
順次高速のメモリーに小容量のデータを転送しながらテ
ストしたほうが装置のコストが安くなるという理由から
、データを分割転送し分割してテストするのである。当
然このデータの転送時間分だけテスト時間は長くなり、
テストするパターン数が少ない場合は第１実施例で十分
であるが、大きいパターン数の時はテスト時間は長くな
る。

第２実施例は、セレクタ信号２０により分割されたどち
らか一方のメモリーブロックが第１実施例に示した動作
をする。その間、別のメモリーブロック、外部データバ
ス１４及び外部アドレスバス１３を使い次にテストする
ためのデータブロックを書き込むという動作を行ってい
る。読みだし中のメモリーブロックのデータがすべて送
り出された時に他方のメモリーブロックへのデータ書き
込みが終了していればすぐにセレクタ信号２０によりメ
モリーブロック動作の切り替えを行う。

このように交互にデータの書き込み、読みだしを行うこ
とによりほぼ連続してデータの転送が可能になる。

このメモリーをＬＳＩテスタに使用した場合の例を第５
図に示す。同図で３３．３４はＬＳＩへのテストパター
ンを格納しである低速の大容量のメモリー及びテストし
た結果の期待値が格納されている低速の大容量のメモリ
ー　３６は本発明のメモリーで３３から転送されたテス
トパターンを格納され、３７は本発明のメモリーで３４
から転送された期待値が格納されている。テストした結
果は３９のバスを介して期待値（３７から出力される）
と比較器３８で高速に比較される。その結果が一致した
かどうかの信号は４０なる信号線を介してＬＳＴテスタ
３２に送られる。この信号は高速ではあるが基本的に一
本ですむために装置上問題にはならない。高速部はすべ
てテストステーション３５にあるため高速動作、つまり
高速テストが可能になる。

また、この方式をとれば従来のＬＳＩテスターを少し改
造すれば（４０の信号ラインを追加する）そのまま使用
できる。

［発明の効果コ 以上、説明したように本発明は、外部から入力されたク
ロック信号によりメモリーセルをバイト単位でパラレル
に選択するためのアドレス信号を発生するためのカウン
タと前記アドレス信号によりバイト単位でパラレルに選
択されたデータをシリアルに出力するためのシフトレジ
スタを有し、また外部からの選択信号によりメモリー部
が分割して選択できかつ分割されたメモリーからの出力
を選択するためのセレクタを有することにより、従来の
技術で製造しても順次データを転送する場合に格段に高
速で動作するメモリーが得られるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図、第２図
は本発明の第２実施例を示すブロック図、第３図は従来
の半導体メモリー回路装置のブロック図、第４図は従来
の半導体メモリー回路装置を使用した場合のＬＳＩテス
タブロック図、第５図は本発明による半導体メモリー回
路装置を使用した場合のＬＳＩテスタブロック図、第６
図は本発明によるメモリーへのデータの書き込みを示す
ビットマツプ図である。 １　φ ２　・ ３　・ ４・ ５　・ ７　φ ８　・ ９　・ ・アドレスカウンタ、 ・クロック信号線、 ・アドレスバス（内部）、 ・アドレスバス（外部）、 ・データバス（外部）、 ・メモリーブロック、 ・データバス（内部）、 ・シフトレジスタ、 ・データバス（外部）、 ・・アドレスカウンタ、 １１・・・クロック信号線、 １２・・・アドレスバス（内部）、 １３・・・アドレスバス（外部）、 １４・・・データバス（外部）、 １５・・・メモリーブロック、 １５−ａ・・・ラッチ回路、 １６・・・データバス（内部）、 １７・・・セレクタ、 １日・・・シフトレジスタ、 １９・・・データバス（外部）、 ２０・・・セレクタ信号、 ２１−ａ、２１−ｂ・・・アドレスバス（外部）、２２
．２３・・・アドレスバス（内部）、２４・・・メモリ
ーブロック、 ２５・・・データバス、 ２Ｇ・・・Ｘアドレスデコーダ、 ２７・・・Ｘアドレスデコーダ、 ２８・・・ＬＳＩテスタ本体、 ２９・・・テストパターンメモリ、 ３０・・・期待値メモリー ３１　・　・　・ ３２　・　・　Φ ３３　・　・　・ ３４　・　φ　・ ３５　・　・　・ ３６．３７ ３８　・　・　・ ３９　・　・　◆ ４０　・　φ　・ テストステーション、 ＬＳＩテスタ本体、 テストパターンメモリ、 期待値メモリー テストステーション、 ・・・本発明のメモリー ・・比較器、 ＬＳＩからの信号、 比較結果信号。

Claims (2)

【特許請求の範囲】
1. （１）半導体集積回路装置において、外部から入力され
   たクロック信号によりメモリーセルをバイト単位でパラ
   レルに選択するためのアドレス信号を発生するカウンタ
   と、前記アドレス信号によりバイト単位でパラレルに選
   択されたデータをシリアルに出力するためのシフトレジ
   スタとを有することを特徴とする半導体記憶回路装置。
2. （２）特許請求の範囲１に記載の半導体記憶回路装置に
   おいて、外部からの選択用信号によりメモリー部が分割
   して選択でき、かつ分割されたメモリーからの出力を選
   択するためのセレクタを有する半導体記憶回路装置。