JPH0263274B2 - - Google Patents
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- JPH0263274B2 JPH0263274B2 JP57184583A JP18458382A JPH0263274B2 JP H0263274 B2 JPH0263274 B2 JP H0263274B2 JP 57184583 A JP57184583 A JP 57184583A JP 18458382 A JP18458382 A JP 18458382A JP H0263274 B2 JPH0263274 B2 JP H0263274B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- write
- address
- supplied
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明は、半導体記憶装置に関し、特に複数
ビツトのデータがシリアルに読み書きされるモー
ドを有するようにされた半導体記憶装置に関す
る。
ビツトのデータがシリアルに読み書きされるモー
ドを有するようにされた半導体記憶装置に関す
る。
近年、64KビツトダイナミツクRAM（ランダ
ム・アクセス・メモリ）のような大容量メモリに
おいては、必要なピン数を削減するためにアドレ
スマルチプレクス方式が採用されている。このア
ドレスマルチプレクス方式を採用した場合、アド
レス信号が２回に分けて供給されるため、アクセ
ス時間がその分長くなる。そこで、これを解消し
て高速読出し、書込みを可能にする方式として、
ニブルモードやバイトモードのような各種の読出
し書込みモードが提案されている。
ム・アクセス・メモリ）のような大容量メモリに
おいては、必要なピン数を削減するためにアドレ
スマルチプレクス方式が採用されている。このア
ドレスマルチプレクス方式を採用した場合、アド
レス信号が２回に分けて供給されるため、アクセ
ス時間がその分長くなる。そこで、これを解消し
て高速読出し、書込みを可能にする方式として、
ニブルモードやバイトモードのような各種の読出
し書込みモードが提案されている。
例えば、ニブルモードの場合、行アドレス・ス
トローブ信号（）が立ち下がつてから、列
アドレス・ストローブ信号（）が立ち下が
り、次に信号がロウベルのまま、信号
がハイレベルとロウレベルへの変化を３回繰り返
えすことにより、連続的にデータが読み出され、
あるいは書き込まれる。この場合、２回目以降の
データの読出し、書込みの際には、アドレス信号
を取り込まなくてもよいので、その分読出し、書
込みを制御する信号の形成が早くされて、アクセ
ス時間が短縮される。
トローブ信号（）が立ち下がつてから、列
アドレス・ストローブ信号（）が立ち下が
り、次に信号がロウベルのまま、信号
がハイレベルとロウレベルへの変化を３回繰り返
えすことにより、連続的にデータが読み出され、
あるいは書き込まれる。この場合、２回目以降の
データの読出し、書込みの際には、アドレス信号
を取り込まなくてもよいので、その分読出し、書
込みを制御する信号の形成が早くされて、アクセ
ス時間が短縮される。
ところが、ニブルモードの場合、データ書込み
時に書込みドライバを駆動させる信号が、
信号の立下がりに同期した信号にのみ基づいて形
成されると、最初の信号の立下がりのとき
は、書込みドライバの駆動信号がドライバを切り
換える信号よりも早く発生されて、書込みドライ
バが誤動作されるおそれがある。
時に書込みドライバを駆動させる信号が、
信号の立下がりに同期した信号にのみ基づいて形
成されると、最初の信号の立下がりのとき
は、書込みドライバの駆動信号がドライバを切り
換える信号よりも早く発生されて、書込みドライ
バが誤動作されるおそれがある。
また、このような誤動作を防止するために、書
込みドライバの駆動信号をより遅いタイミングの
信号に基づいて形成させるようにすると、ニブル
モードにおける２回目以降の信号の立下が
りでのドライバ駆動信号の発生が相対的に遅くさ
れる。その結果、ニブルモードによる高速化の効
果を減殺させてしまうという不都合があつた。
込みドライバの駆動信号をより遅いタイミングの
信号に基づいて形成させるようにすると、ニブル
モードにおける２回目以降の信号の立下が
りでのドライバ駆動信号の発生が相対的に遅くさ
れる。その結果、ニブルモードによる高速化の効
果を減殺させてしまうという不都合があつた。
そこでこの発明は、ニブルモードのように、複
数ビツトのデータをシリアルに読出し、書込みで
きるモードを有する半導体記憶装置において、書
込みドライバを駆動させる信号を、信号の
最初の立下がりの際は比較的遅く発生させるとと
もに、信号の２回目以降の立下がりの際は
速やかに発生させることができ、これによつて書
込み速度を遅くさせることなく、書込みドライバ
の誤動作を防止できるようにすることを目的とす
る。
数ビツトのデータをシリアルに読出し、書込みで
きるモードを有する半導体記憶装置において、書
込みドライバを駆動させる信号を、信号の
最初の立下がりの際は比較的遅く発生させるとと
もに、信号の２回目以降の立下がりの際は
速やかに発生させることができ、これによつて書
込み速度を遅くさせることなく、書込みドライバ
の誤動作を防止できるようにすることを目的とす
る。
以下図面を用いてこの発明を説明する。
第１図は、一例として、本発明を256Kビツト
ダイナミツクRAMに適用したものを示す。この
実施例の回路はニブルモードとして使用できると
ともに、第１番ピンをアドレスA8の入力として
使用することにより通常のランダムアクセス可能
な256KビツトRAMとしても使用できるようにさ
れている。なお、図中鎖線で囲まれた部分は半導
体集積回路化される。
ダイナミツクRAMに適用したものを示す。この
実施例の回路はニブルモードとして使用できると
ともに、第１番ピンをアドレスA8の入力として
使用することにより通常のランダムアクセス可能
な256KビツトRAMとしても使用できるようにさ
れている。なお、図中鎖線で囲まれた部分は半導
体集積回路化される。
図において、１はメモリセルアレイで、このメ
モリセルアレイ１は４個のメモリマツト１ａ，１
ｂ，１ｃ，１ｄに分割されている。各メモリマツ
ト１ａ〜１ｄはそれぞれ64Kビツトのメモリセル
が512×128ビツトのマトリツクス状に配設されて
なり、かつ各マツト１ａ〜１ｄは中央のＸデコー
ダ２ａ，２ｂおよびＹデコーダ３ａ，３ｂを挾ん
で対称的に配置されている。
モリセルアレイ１は４個のメモリマツト１ａ，１
ｂ，１ｃ，１ｄに分割されている。各メモリマツ
ト１ａ〜１ｄはそれぞれ64Kビツトのメモリセル
が512×128ビツトのマトリツクス状に配設されて
なり、かつ各マツト１ａ〜１ｄは中央のＸデコー
ダ２ａ，２ｂおよびＹデコーダ３ａ，３ｂを挾ん
で対称的に配置されている。
４はアドレスバツフア回路で、このアドレスバ
ツフア回路４には図示しないマイクプロセツサ
（以下CPUと称する）等から２回に分けて与えら
れるＸ系のアドレス信号AX0〜AX8とＹ系のアド
レス信号Ay0〜Ay8が入力される。アドレスバツ
フア回路４はアドレス信号のビツト数に対応して
設けられた18個のアドレスバツフアからなる。
ツフア回路４には図示しないマイクプロセツサ
（以下CPUと称する）等から２回に分けて与えら
れるＸ系のアドレス信号AX0〜AX8とＹ系のアド
レス信号Ay0〜Ay8が入力される。アドレスバツ
フア回路４はアドレス信号のビツト数に対応して
設けられた18個のアドレスバツフアからなる。
５ａ，５ｂは内部信号発生回路で、内部信号発
生回路５ａはCPU等から入力される行アドレス
ストローブ信号（以下RAS信号と称する）に基
づいて、適当な制御信号RAS２，φX，φPAを形成
し、出力する。また、内部信号発生回路５ｂは
CPU等から入力される列アドレスストローブ信
号（以下信号と称する）基づいて、適当な
制御信号CAS２，φy，φna，φOPを形成する。
生回路５ａはCPU等から入力される行アドレス
ストローブ信号（以下RAS信号と称する）に基
づいて、適当な制御信号RAS２，φX，φPAを形成
し、出力する。また、内部信号発生回路５ｂは
CPU等から入力される列アドレスストローブ信
号（以下信号と称する）基づいて、適当な
制御信号CAS２，φy，φna，φOPを形成する。
内部信号発生回路５ａから出力された信号
RAS２はアドレスバツフア回路４に供給される。
外部から供給されるRAS信号がハイレベルルか
らロウレベルに立ち下がると、これに同期して第
２図に示すように、信号RAS２が立ち上げられ
る。するとアドレスバツフア回路４はアドレス信
号AX0〜AX8を取り込んでアドレスバツフア内に
ラツチする。
RAS２はアドレスバツフア回路４に供給される。
外部から供給されるRAS信号がハイレベルルか
らロウレベルに立ち下がると、これに同期して第
２図に示すように、信号RAS２が立ち上げられ
る。するとアドレスバツフア回路４はアドレス信
号AX0〜AX8を取り込んでアドレスバツフア内に
ラツチする。
内部信号発生回路５ａから出力された信号φX
（ワード線選択信号）および上記アドレスバツフ
ア回路４の出力信号axi，xiは、Ｘデコーダ２ａ
に供給される。ワード線選択信号φXは、RAS信
号がロウレベルに立ち下がると、信号RAS２よ
りも少し遅れてハイレベルに立ち上がる。する
と、メモリセルアレイ１の左右のＸデコーダ２
ａ，２ｂによつて、アドレスバツフア回路４の出
力信号によりアドレス信号AX0〜AX7に対応する
ワード線が１本ずつ選択レベルにされる。そし
て、内部信号発生回路５ａから各メモリマツト１
ａ〜１ｄに供給される信号φPAが続いて立ち上が
ると、Ｘデコーダ２ａ，２ｂにより選択されたワ
ード線に接続されているすべてのメモリセルのデ
ータがプリアンプ（図示省略）によつて増幅さ
れ、ラツチされる。
（ワード線選択信号）および上記アドレスバツフ
ア回路４の出力信号axi，xiは、Ｘデコーダ２ａ
に供給される。ワード線選択信号φXは、RAS信
号がロウレベルに立ち下がると、信号RAS２よ
りも少し遅れてハイレベルに立ち上がる。する
と、メモリセルアレイ１の左右のＸデコーダ２
ａ，２ｂによつて、アドレスバツフア回路４の出
力信号によりアドレス信号AX0〜AX7に対応する
ワード線が１本ずつ選択レベルにされる。そし
て、内部信号発生回路５ａから各メモリマツト１
ａ〜１ｄに供給される信号φPAが続いて立ち上が
ると、Ｘデコーダ２ａ，２ｂにより選択されたワ
ード線に接続されているすべてのメモリセルのデ
ータがプリアンプ（図示省略）によつて増幅さ
れ、ラツチされる。
内部信号発生回路５ｂから出力される信号
CAS２も信号RAS２と同様にアドレスバツフア
回路４に供給される。外部から与えられる
信号が、第２図に示すように上記信号より
も少し遅れてハイレベルからロウレベルに変化さ
れると、これに同期して信号CAS２が立ち上が
る。すると、このときアドレスバツフア回路４に
供給されているＹ系のアドレス信号Ay0〜Ay8が
アドレスバツフア回路４内に取り込まれてラツチ
される。
CAS２も信号RAS２と同様にアドレスバツフア
回路４に供給される。外部から与えられる
信号が、第２図に示すように上記信号より
も少し遅れてハイレベルからロウレベルに変化さ
れると、これに同期して信号CAS２が立ち上が
る。すると、このときアドレスバツフア回路４に
供給されているＹ系のアドレス信号Ay0〜Ay8が
アドレスバツフア回路４内に取り込まれてラツチ
される。
内部信号発生回路５ｂで形成される信号φy（デ
ータ線選択信号）はＹデコーダ３ａ，３ｂに供給
される。データ線選択信号φyは、上記信号CAS
２よりも少し遅れて立ち上がるようにされてお
り、信号φyが立ち上がるとＹデコーダ３ａ，３
ｂによつて各メモリマツト１ａ〜１ｄ内でそれぞ
れアドレス信号Ay0〜Ay7に対応した１本のデー
タ線が選択される。
ータ線選択信号）はＹデコーダ３ａ，３ｂに供給
される。データ線選択信号φyは、上記信号CAS
２よりも少し遅れて立ち上がるようにされてお
り、信号φyが立ち上がるとＹデコーダ３ａ，３
ｂによつて各メモリマツト１ａ〜１ｄ内でそれぞ
れアドレス信号Ay0〜Ay7に対応した１本のデー
タ線が選択される。
内部信号発生回路５ｂから出力される信号φna
は４個のメインアンプMA１〜MA４に供給され
るようにされている。信号φnaがデータ線選択信
号φyよりも少し遅れて立ち上がると、Ｙデコー
ダ３ａ，３ｂにより選択された４本のデータ線に
接続されている４個のプリアンプにラツチされて
いたデータがメインアンプMA１〜MA４に送ら
れて４ビツトのデータが同時に増幅され、ラツチ
される。
は４個のメインアンプMA１〜MA４に供給され
るようにされている。信号φnaがデータ線選択信
号φyよりも少し遅れて立ち上がると、Ｙデコー
ダ３ａ，３ｂにより選択された４本のデータ線に
接続されている４個のプリアンプにラツチされて
いたデータがメインアンプMA１〜MA４に送ら
れて４ビツトのデータが同時に増幅され、ラツチ
される。
また、外部より与えられる上記信号と
CAS信号は、切換信号発生回路６へも入力され
るようにされている。RAMのパツケージの１番
ピンがアドレスピンとして使用され、この１番ピ
ンにアドレス信号AX8とAy8とが時分割で入力さ
れるような場合、信号と信号がともに
連続的にロウレベルにされることにより、上記切
換信号発生回路６はロウレベルの制御信号φNFを
発生する。このロウレベルの制御信号φNFによつ
て、ゲートGaが開かれるとともに、ゲートGbが
閉じられる。
CAS信号は、切換信号発生回路６へも入力され
るようにされている。RAMのパツケージの１番
ピンがアドレスピンとして使用され、この１番ピ
ンにアドレス信号AX8とAy8とが時分割で入力さ
れるような場合、信号と信号がともに
連続的にロウレベルにされることにより、上記切
換信号発生回路６はロウレベルの制御信号φNFを
発生する。このロウレベルの制御信号φNFによつ
て、ゲートGaが開かれるとともに、ゲートGbが
閉じられる。
７はシフトレジスタの機能を有するデコーダ
で、上記のごとく切換信号発生回路６から発生さ
れるハイレベルの制御信号φNFによつて、ゲート
Gaが開かれGbが閉じられると、デコーダとして
動作し、アドレスバツフア回路４からゲートGa
を介して供給される出力信号aX8，X8，ay8，y8
によつて、４本の出力線のうち対応する１本がハ
イレベルにされる。
で、上記のごとく切換信号発生回路６から発生さ
れるハイレベルの制御信号φNFによつて、ゲート
Gaが開かれGbが閉じられると、デコーダとして
動作し、アドレスバツフア回路４からゲートGa
を介して供給される出力信号aX8，X8，ay8，y8
によつて、４本の出力線のうち対応する１本がハ
イレベルにされる。
その結果、ハイレベルにされたデコーダ７の出
力線によつて、ゲートG1〜G4のうち一つだけが
開かれて、前記メインアンプMA１〜MA４にラ
ツチされていたデータが出力バツフア回路８に供
給されて出力端子Dputに出力される。
力線によつて、ゲートG1〜G4のうち一つだけが
開かれて、前記メインアンプMA１〜MA４にラ
ツチされていたデータが出力バツフア回路８に供
給されて出力端子Dputに出力される。
つまり、デコーダ７によつて４個のメモリマツ
ト１ａ〜１ｄの中からアドレス信号AX8，Ay8に
対応する一つのマツトが選択されて、そこから読
み出されたデータのみが、内部信号発生回路５ａ
から供給される信号φOPによつて駆動される出力
バツフア回路８によつて出力される。
ト１ａ〜１ｄの中からアドレス信号AX8，Ay8に
対応する一つのマツトが選択されて、そこから読
み出されたデータのみが、内部信号発生回路５ａ
から供給される信号φOPによつて駆動される出力
バツフア回路８によつて出力される。
９は入力端子Dioに供給されたデータが入力さ
れる入力バツフア回路、１０はライトイネーブル
信号が入力されるリードライトコントロール
信号発生回路である。データ読出し時には、ライ
トイネーブル信号がハイレベルにされ、この
WE信号に基づいてリードライトコントロール信
号発生回路１０から発生されるロウレベルの信号
RW2Nにより、入力バツフア回路９が非動作状
態にされる。
れる入力バツフア回路、１０はライトイネーブル
信号が入力されるリードライトコントロール
信号発生回路である。データ読出し時には、ライ
トイネーブル信号がハイレベルにされ、この
WE信号に基づいてリードライトコントロール信
号発生回路１０から発生されるロウレベルの信号
RW2Nにより、入力バツフア回路９が非動作状
態にされる。
次に、データ書込み時にライトイネーブル信号
WEがロウレベルに変化されると、入力バツフア
回路９が信号1とRW2Nによつて動作状態
にされる。すると、入力バツフア回路９によつ
て、入力端子Dioに供給されているデータが取り
込まれる。このデータは、上記と同じように動作
されるデコーダ７の出力信号により、アドレス信
号AX8，Ay8に応じて一つだけ開かれるゲートg1
〜g4を通つて、書込みドライバdio１〜dio４の１
つに送られる。そして、ドライバdio１〜dio４に
よつて、メインアンプMA１〜MA４を介してメ
モリセルアレイ１内に供給される。メモリセルア
レイ１内ではＸ，Ｙデコーダによつてアドレス信
号AX0〜AX7およびAy0〜Ay7に応じて各メモリマ
ツト１ａ〜１ｄごとに一つのメモリセルが選択さ
れており、メインアンプMA１〜MA４を介して
送られて来たデータは対応するメモリマツト内の
選択されたメモリセルに書き込まれる。
WEがロウレベルに変化されると、入力バツフア
回路９が信号1とRW2Nによつて動作状態
にされる。すると、入力バツフア回路９によつ
て、入力端子Dioに供給されているデータが取り
込まれる。このデータは、上記と同じように動作
されるデコーダ７の出力信号により、アドレス信
号AX8，Ay8に応じて一つだけ開かれるゲートg1
〜g4を通つて、書込みドライバdio１〜dio４の１
つに送られる。そして、ドライバdio１〜dio４に
よつて、メインアンプMA１〜MA４を介してメ
モリセルアレイ１内に供給される。メモリセルア
レイ１内ではＸ，Ｙデコーダによつてアドレス信
号AX0〜AX7およびAy0〜Ay7に応じて各メモリマ
ツト１ａ〜１ｄごとに一つのメモリセルが選択さ
れており、メインアンプMA１〜MA４を介して
送られて来たデータは対応するメモリマツト内の
選択されたメモリセルに書き込まれる。
上記書込みドライバdio１〜dio４は、リードラ
イトコントロール信号発生回路１０から供給され
る信号RW1NとRW2Nとによつて動作される。
イトコントロール信号発生回路１０から供給され
る信号RW1NとRW2Nとによつて動作される。
なお、データ書込み時には、内部信号発生回路
５ｂから出力バツフア回路８に供給される信号
φOPがロウレベルにされる。これによつて、出力
バツフア回路８は非動作状態にされ、出力はフロ
ーテイング（またハイ出力インピーダンス）状態
にされる。
５ｂから出力バツフア回路８に供給される信号
φOPがロウレベルにされる。これによつて、出力
バツフア回路８は非動作状態にされ、出力はフロ
ーテイング（またハイ出力インピーダンス）状態
にされる。
一方、上記RAMがニブルモードで使用される
場合には、信号に続いて信号がロウレ
ベルに変化されてから、信号がロウレベル
のまま信号が、ハイレベルとロウレベルへ
の変化を比較的短い周期で３回繰り返えすように
される。
場合には、信号に続いて信号がロウレ
ベルに変化されてから、信号がロウレベル
のまま信号が、ハイレベルとロウレベルへ
の変化を比較的短い周期で３回繰り返えすように
される。
すると、切換信号発生回路６がこの信号
と信号とからニブルモードであることを判
別して制御信号φNFがハイレベルに変化される。
これによつて、ゲートGaが閉じられて、ゲート
Gbが開かれるようになる。
と信号とからニブルモードであることを判
別して制御信号φNFがハイレベルに変化される。
これによつて、ゲートGaが閉じられて、ゲート
Gbが開かれるようになる。
その結果、上記デコーダ７にはアドレスバツフ
ア回路４からの出力信号（aX8，X8，ay8，y8）
が供給されなくなり、代わりにゲートGbを介し
て信号が供給される。すると、デコーダ７
はシフトレジスタとして動作されるようになる。
ア回路４からの出力信号（aX8，X8，ay8，y8）
が供給されなくなり、代わりにゲートGbを介し
て信号が供給される。すると、デコーダ７
はシフトレジスタとして動作されるようになる。
つまり、信号が信号の立下がりに続
いて最初に立ち下がつてしばらくすると、アドレ
ス信号AX8，Ay8に応じてデコーダ（シフトレジ
スタ）７のいずれか一つの出力線がハイレベルに
される。しかして、この間にメインアンプMA１
〜MA４には４ビツトのデータがラツチされてい
る。従つて、最初にハイレベルにされたシフトレ
ジスタ７の出力線に対応するゲート（G1〜G4）
が開かれて、メインアンプMA１〜MA４内の１
つのデータが出力バツフア回路８に供給されて出
力される。次に信号が立下がりを繰り返す
度毎に、シフトレジスタ７が動作されて、出力線
のハイレベルの状態が次々とシフトされて行く。
これによつて、メインアンプMA１〜MA４内に
ラツチされていたデータが順次読み出される。し
かも、このとき４ビツトのデータをメインアンプ
から読み出すために動作されるシフトレジスタ７
は信号の変化によつて駆動され、出力バツ
フアの駆動信号の形成も早くされるので、アドレ
ス信号を変化させてメモリセルアレイ内から１ビ
ツトずつデータを読み出す方式に比べて高速で読
み出すことができるようになる。
いて最初に立ち下がつてしばらくすると、アドレ
ス信号AX8，Ay8に応じてデコーダ（シフトレジ
スタ）７のいずれか一つの出力線がハイレベルに
される。しかして、この間にメインアンプMA１
〜MA４には４ビツトのデータがラツチされてい
る。従つて、最初にハイレベルにされたシフトレ
ジスタ７の出力線に対応するゲート（G1〜G4）
が開かれて、メインアンプMA１〜MA４内の１
つのデータが出力バツフア回路８に供給されて出
力される。次に信号が立下がりを繰り返す
度毎に、シフトレジスタ７が動作されて、出力線
のハイレベルの状態が次々とシフトされて行く。
これによつて、メインアンプMA１〜MA４内に
ラツチされていたデータが順次読み出される。し
かも、このとき４ビツトのデータをメインアンプ
から読み出すために動作されるシフトレジスタ７
は信号の変化によつて駆動され、出力バツ
フアの駆動信号の形成も早くされるので、アドレ
ス信号を変化させてメモリセルアレイ内から１ビ
ツトずつデータを読み出す方式に比べて高速で読
み出すことができるようになる。
なお、ニブルモードにおけるデータ書込み時に
は、リードライトコントロール信号発生回路１０
に入力されるライトイネーブル信号に基いて
発生される信号1と2によつて、入力
バツフア回路９が動作される。また、このとき、
信号φOPが発生されなくなり、出力バツフア回路
８は動作されない。そして、デコーダ７がシフト
レジスタとして動作されて、信号のトグル
によりシフトされ、ゲートg1〜g4が切り換えられ
て４ビツトのデータが書込みドライバdio１〜dio
４によつて順次メモリセルアレイ１内の各メモリ
マツト１ａ〜１ｄの同一アドレス位置に書き込ま
れて行く。
は、リードライトコントロール信号発生回路１０
に入力されるライトイネーブル信号に基いて
発生される信号1と2によつて、入力
バツフア回路９が動作される。また、このとき、
信号φOPが発生されなくなり、出力バツフア回路
８は動作されない。そして、デコーダ７がシフト
レジスタとして動作されて、信号のトグル
によりシフトされ、ゲートg1〜g4が切り換えられ
て４ビツトのデータが書込みドライバdio１〜dio
４によつて順次メモリセルアレイ１内の各メモリ
マツト１ａ〜１ｄの同一アドレス位置に書き込ま
れて行く。
この場合、上記書込みドライバdio１〜dio４を
動作させるべくリードライトコントロール回路１
０から供給される信号RW1NとRW2Nは、１回
目と２回目とで発生タイミングが異なるようにさ
れている。
動作させるべくリードライトコントロール回路１
０から供給される信号RW1NとRW2Nは、１回
目と２回目とで発生タイミングが異なるようにさ
れている。
第３図は、上記実施例の各信号発生回路５ａ，
５ｂおよび１０内における信号発生の順序を示す
もの、各ブロツクはそれぞれブロツク内に記載さ
れている信号を発生するタイミングジエネレータ
と考えて良い。
５ｂおよび１０内における信号発生の順序を示す
もの、各ブロツクはそれぞれブロツク内に記載さ
れている信号を発生するタイミングジエネレータ
と考えて良い。
信号が立ち下がると、内部信号発生回路
５ａ内において、先ず信号RAS１とこれに続い
て信号RAS２が形成され、この場合RAS２に基
づいて信号φXが形成される。この信号RAS２と
信号φXは、前述のごとく、アドレスバツフア回
路４とＸデコーダ２ａ，２ｂに供給されてこれを
動作させる。
５ａ内において、先ず信号RAS１とこれに続い
て信号RAS２が形成され、この場合RAS２に基
づいて信号φXが形成される。この信号RAS２と
信号φXは、前述のごとく、アドレスバツフア回
路４とＸデコーダ２ａ，２ｂに供給されてこれを
動作させる。
信号の立下がり後、信号が立ち下が
ると、内部信号発生回路５ｂ内において、信号
CASφNとこれに続く信号CAS1Nが形成される。
そしてこの信号CAS1Nに基づいて、信号CAS
２、続いてφy，φnaと順次形成され、出力され
る。読出し時には、更に上記信号φnaに基づい
て、内部信号発生回路５ｂ内で信号φnyが形成さ
れ、この信号φnyから出力バツフア回路８が駆動
させる信号φOPが形成され、出力されるようにさ
れている。
ると、内部信号発生回路５ｂ内において、信号
CASφNとこれに続く信号CAS1Nが形成される。
そしてこの信号CAS1Nに基づいて、信号CAS
２、続いてφy，φnaと順次形成され、出力され
る。読出し時には、更に上記信号φnaに基づい
て、内部信号発生回路５ｂ内で信号φnyが形成さ
れ、この信号φnyから出力バツフア回路８が駆動
させる信号φOPが形成され、出力されるようにさ
れている。
ノーマルモード時には、信号と信号
が交互に立ち下げられることにより、上記経路に
おいて毎回信号φOPが形成され、次々とデータが
読み出され、あるいは書き込まれる。
が交互に立ち下げられることにより、上記経路に
おいて毎回信号φOPが形成され、次々とデータが
読み出され、あるいは書き込まれる。
一方、ニブルモードの読出し書込み時には、
RAS信号がロウレベルにされたまま、信号
がトグルされる。そのため、信号の２回目
の立ち下がりの際には、系の信号発生経路
から系の信号発生経路に供給される信号φX
はハイレベルのままになる。しかして、信号
RAS1ととによつて形成される信号φNGが、
RAS信号がロウレベルのまま信号が立ち上
がるとハイレベルからロウレベルに変化される。
これによつて、ニブルモードであることが判別さ
れる。すると、系の内部信号発生回路５ｂ
内では、第３図に破線ｃで示すように、信号発生
経路が変更される。その結果、信号の立下
がりによつて形成される信号CAS1Nに基づいて
直接信号φnyが形成され、これによつて信号φOPが
発生されて出力バツフア回路８が駆動される。こ
のようにして、信号φOPの発生が早められること
により、ニブルモード時における読出し速度が向
上される。
RAS信号がロウレベルにされたまま、信号
がトグルされる。そのため、信号の２回目
の立ち下がりの際には、系の信号発生経路
から系の信号発生経路に供給される信号φX
はハイレベルのままになる。しかして、信号
RAS1ととによつて形成される信号φNGが、
RAS信号がロウレベルのまま信号が立ち上
がるとハイレベルからロウレベルに変化される。
これによつて、ニブルモードであることが判別さ
れる。すると、系の内部信号発生回路５ｂ
内では、第３図に破線ｃで示すように、信号発生
経路が変更される。その結果、信号の立下
がりによつて形成される信号CAS1Nに基づいて
直接信号φnyが形成され、これによつて信号φOPが
発生されて出力バツフア回路８が駆動される。こ
のようにして、信号φOPの発生が早められること
により、ニブルモード時における読出し速度が向
上される。
一方、系の信号発生経路においては、書込
み時にライトイネーブル信号がロウレベルに
変化されると、系の信号発生経路から供給
される信号φXCBがハイレベルにされ、信号が
ロウレベルにされたときに、信号が形成
される。
み時にライトイネーブル信号がロウレベルに
変化されると、系の信号発生経路から供給
される信号φXCBがハイレベルにされ、信号が
ロウレベルにされたときに、信号が形成
される。
この信号RWφNに基づいて信号RW1Sが形成
され、出力バツフア回路８を駆動させる信号φOP
を形成するための信号φnyの発生が信号RW1Sに
よつて押えられる。
され、出力バツフア回路８を駆動させる信号φOP
を形成するための信号φnyの発生が信号RW1Sに
よつて押えられる。
また、上記信号RWφNと系の信号発生経
路から供給される信号φyとに基づいて、書込み
ドライバdio１〜dio４を動作させる信号RW1Nと
これに続く信号RW2Nが形成されるようにされ
ている。
路から供給される信号φyとに基づいて、書込み
ドライバdio１〜dio４を動作させる信号RW1Nと
これに続く信号RW2Nが形成されるようにされ
ている。
ノーマルモード時およびニブルモードの最初の
データの書込みのとき、系の信号発生経路
では、実線のように進んで、信号CASφNに基づ
いて、信号CAS1N，CAS２，φy，φnaが次々と
形成されて行く。そのため、信号RW1Nは信
号と信号がロウレベルに立ち下がつて信号
RWφNが形成されても、すぐには発生されず、
第２図のように、信号φyが立ち上がつてからハ
イレベルに変化される。
データの書込みのとき、系の信号発生経路
では、実線のように進んで、信号CASφNに基づ
いて、信号CAS1N，CAS２，φy，φnaが次々と
形成されて行く。そのため、信号RW1Nは信
号と信号がロウレベルに立ち下がつて信号
RWφNが形成されても、すぐには発生されず、
第２図のように、信号φyが立ち上がつてからハ
イレベルに変化される。
ところが、ニブルモードの場合、信号の
２回目以降の立下がりの際に、系の信号発
生経路では第３図破線ｃのように信号が形成され
て行く。しかして、この場合、信号CAS２，φy，
φnaはハイレベルのまま保持されるように各タイ
ミングジエネレータが構成されている。そのた
め、ニブルモードにおける信号の２回目以
降の立下がりの際、信号の立下がりにより
信号RWφNが形成されると、既に信号φyはハイ
レベルであるので、直ちに信号RW1NとRW2N
が形成されるようになる（ただし、信号は連
続してロウレベルであるとする）。
２回目以降の立下がりの際に、系の信号発
生経路では第３図破線ｃのように信号が形成され
て行く。しかして、この場合、信号CAS２，φy，
φnaはハイレベルのまま保持されるように各タイ
ミングジエネレータが構成されている。そのた
め、ニブルモードにおける信号の２回目以
降の立下がりの際、信号の立下がりにより
信号RWφNが形成されると、既に信号φyはハイ
レベルであるので、直ちに信号RW1NとRW2N
が形成されるようになる（ただし、信号は連
続してロウレベルであるとする）。
仮に、上記信号RW1Nの発生が信号φyによつ
て押えられていない場合には、第２図に破線ａ，
ｂで示すように、信号の立下がり後直ちに
信号RW1NとRW2Nがハイレベルにされて、書
込みドライバdio１〜dio４が動作されてしまう。
しかし、このとき、アドレスバツフア４の出力
aX8，ay8によつて初期設定されるシフトレジスタ
７の出力線レベルがまだ確定されていないため、
ゲートg1〜g4の切換えが書込みドライバの駆動よ
りも遅くされてしまう。
て押えられていない場合には、第２図に破線ａ，
ｂで示すように、信号の立下がり後直ちに
信号RW1NとRW2Nがハイレベルにされて、書
込みドライバdio１〜dio４が動作されてしまう。
しかし、このとき、アドレスバツフア４の出力
aX8，ay8によつて初期設定されるシフトレジスタ
７の出力線レベルがまだ確定されていないため、
ゲートg1〜g4の切換えが書込みドライバの駆動よ
りも遅くされてしまう。
これに対し、実施例のように信号RW1Nの発
生が信号φyによつて押えられていると、信
号の最初の立下がりの際、シフトレジスタ７の出
力レベルが充分に確定してからハイレベルに変化
する信号φyによつて信号RW1Nが形成される。
そのため、シフトレジスタ７によつてゲートg1〜
g4が切り換えられてから、信号RW1NとRW2N
とによつて書込みドライバdio１〜dio４が動作さ
れる。その結果、書込みドライバdio１〜dio４の
誤動作が防止され、誤つたアドレスにデータが書
き込まれるおそれがなくなる。
生が信号φyによつて押えられていると、信
号の最初の立下がりの際、シフトレジスタ７の出
力レベルが充分に確定してからハイレベルに変化
する信号φyによつて信号RW1Nが形成される。
そのため、シフトレジスタ７によつてゲートg1〜
g4が切り換えられてから、信号RW1NとRW2N
とによつて書込みドライバdio１〜dio４が動作さ
れる。その結果、書込みドライバdio１〜dio４の
誤動作が防止され、誤つたアドレスにデータが書
き込まれるおそれがなくなる。
しかも、信号の２回目以降の立下がりの
際には、シフトレジスタ７が信号の立下が
りに同期してシフト動作されるので、ゲートg1〜
g4は速やかに切り換えられる。そのため、実施例
のように信号の立下がり後直ちに信号
RW1NとRW2Nが形成されて書込みドライバdio
１〜dio４が動作されても、誤動作されることは
ない。その結果、データの書込みが読出しと同じ
ように高速で行なわれるようになる。
際には、シフトレジスタ７が信号の立下が
りに同期してシフト動作されるので、ゲートg1〜
g4は速やかに切り換えられる。そのため、実施例
のように信号の立下がり後直ちに信号
RW1NとRW2Nが形成されて書込みドライバdio
１〜dio４が動作されても、誤動作されることは
ない。その結果、データの書込みが読出しと同じ
ように高速で行なわれるようになる。
以上説明したように、上記実施例においては、
ニブルモードの書込みのとき、書込みドライバを
駆動させる信号が、信号の最初の立下がり
の際は比較的遅く発生されるとともに、信
号の２回目以降の立下がりの際は速やかに発生さ
れるようになる。そのため、書込み速度を遅くさ
せることなく、書込みドライバの誤動作を防止す
ることができるという効果を有する。
ニブルモードの書込みのとき、書込みドライバを
駆動させる信号が、信号の最初の立下がり
の際は比較的遅く発生されるとともに、信
号の２回目以降の立下がりの際は速やかに発生さ
れるようになる。そのため、書込み速度を遅くさ
せることなく、書込みドライバの誤動作を防止す
ることができるという効果を有する。
なお、実施例では、ニブルモードを備えた
256KビツトダイナミツクRAMについて説明した
が、８ビツトのデータを連続して読み書きできる
バイトモード等を備えたダイナミツクRAM、あ
るいは１メガビツト以上のRAMにも適用するこ
とができるものである。
256KビツトダイナミツクRAMについて説明した
が、８ビツトのデータを連続して読み書きできる
バイトモード等を備えたダイナミツクRAM、あ
るいは１メガビツト以上のRAMにも適用するこ
とができるものである。
第１図は本発明が適用されるダイナミツク
RAMの一例を示す回路構成図、第２図はその回
路内における各部の信号のタイミングを示すタイ
ミングチヤート、第３図は内部信号発生回路にお
ける信号の発生経路の一例を示すブロツク説明図
である。 １…メモリセルアレイ、１ａ，１ｂ，１ｃ，１
ｄ…メモリマツト、７…シフトレジスタ機能付デ
コーダ、MA１〜MA４…メインアンプ、dio１〜
dio４…書込みドライバ。
RAMの一例を示す回路構成図、第２図はその回
路内における各部の信号のタイミングを示すタイ
ミングチヤート、第３図は内部信号発生回路にお
ける信号の発生経路の一例を示すブロツク説明図
である。 １…メモリセルアレイ、１ａ，１ｂ，１ｃ，１
ｄ…メモリマツト、７…シフトレジスタ機能付デ
コーダ、MA１〜MA４…メインアンプ、dio１〜
dio４…書込みドライバ。
Claims (1)
- １ 複数のメモリセルがマトリツクス状に配設さ
れてなるメモリセルアレイと、入力バツフア回路
から供給されたデータを上記メモリセルアレイ内
の所定のアドレスに書込むための複数の書込みド
ライバとを備え、外部から供給される制御信号お
よび書込み制御信号に基づいて複数ビツトのデー
タがシリアルに読み出され、あるいは書込み可能
にされてなる半導体記憶装置において、駆動制御
信号を順次上記複数の書込みドライバに供給し、
該書込みドライバを該駆動制御信号に応答して順
次動作させるとともに、上記駆動制御信号は上記
制御信号の変化に基づいて、最初の変化の際は比
較的遅く２回目以降の変化の際は比較的速やかに
形成することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184583A JPS5975489A (ja) | 1982-10-22 | 1982-10-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184583A JPS5975489A (ja) | 1982-10-22 | 1982-10-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5975489A JPS5975489A (ja) | 1984-04-28 |
| JPH0263274B2 true JPH0263274B2 (ja) | 1990-12-27 |
Family
ID=16155743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184583A Granted JPS5975489A (ja) | 1982-10-22 | 1982-10-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975489A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223993A (ja) * | 1983-06-01 | 1984-12-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS62287497A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6364697A (ja) * | 1986-09-04 | 1988-03-23 | Fujitsu Ltd | 記憶装置 |
| JPH0533669U (ja) * | 1991-10-02 | 1993-04-30 | 松下電器産業株式会社 | 電動機用巻線結束具 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150190A (en) * | 1981-02-27 | 1982-09-16 | Hitachi Ltd | Monolithic storage device |
-
1982
- 1982-10-22 JP JP57184583A patent/JPS5975489A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5975489A (ja) | 1984-04-28 |
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