JPH0263276B2 - - Google Patents
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- JPH0263276B2 JPH0263276B2 JP56093814A JP9381481A JPH0263276B2 JP H0263276 B2 JPH0263276 B2 JP H0263276B2 JP 56093814 A JP56093814 A JP 56093814A JP 9381481 A JP9381481 A JP 9381481A JP H0263276 B2 JPH0263276 B2 JP H0263276B2
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- JP
- Japan
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- misfet
- circuit
- misfetq
- semiconductor memory
- constant current
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、MISFET（絶縁ゲート型電界効果
トランジスタ）で構成されたスタテイツク型の半
導体記憶装置に関する。
トランジスタ）で構成されたスタテイツク型の半
導体記憶装置に関する。
この発明の目的は、低消費電力化を図つた半導
体記憶装置を提供することにある。
体記憶装置を提供することにある。
この発明に従えば、定電流源としての
MISFETを含み、メモリセルからの読み出し信
号を増幅してデータ出力バツフア回路に伝えるセ
ンスアンプの低消費電力化を図るため、上記定電
流源としてのMISFETが所定の制御信号により、
チツプ非選択時、又はこれとともに書き込み動作
中はオフさせられる。
MISFETを含み、メモリセルからの読み出し信
号を増幅してデータ出力バツフア回路に伝えるセ
ンスアンプの低消費電力化を図るため、上記定電
流源としてのMISFETが所定の制御信号により、
チツプ非選択時、又はこれとともに書き込み動作
中はオフさせられる。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第１図は、この発明が適用されたスタテイツク
型半導体記憶装置の一実施例を示す回路図であ
る。
型半導体記憶装置の一実施例を示す回路図であ
る。
特に限定されないが、同図の半導体記憶装置は
公知のCMOS（相補型―金属―絶縁物―半導体）
集積回路（IC）技術によつて、１つのシリコン
単結晶半導体板上に形成される。端子VDD，VSS，
AX1，AX2，DOUT，Dio，，，AY1及び
AY2は、その外部端子とされる。
公知のCMOS（相補型―金属―絶縁物―半導体）
集積回路（IC）技術によつて、１つのシリコン
単結晶半導体板上に形成される。端子VDD，VSS，
AX1，AX2，DOUT，Dio，，，AY1及び
AY2は、その外部端子とされる。
第１図において、１ａないし１ｄは、メモリセ
ルである。これらのメモリセル１ａないし１ｄ
は、メモリセル１ａを代表として示したように、
ポリ多結晶シリコン層で形成された高抵抗負荷
R1，R2と、Ｎチヤンネル駆動MISFETQ1，Q2と
で構成されたフリツプフロツプ回路と、このフリ
ツプフロツプ回路の入出力端子とメモリセルの入
出力端子との間にそれぞれ設けられたＮチヤンネ
ル型伝送ゲートMISFETQ3，Q4とで構成されて
いる。
ルである。これらのメモリセル１ａないし１ｄ
は、メモリセル１ａを代表として示したように、
ポリ多結晶シリコン層で形成された高抵抗負荷
R1，R2と、Ｎチヤンネル駆動MISFETQ1，Q2と
で構成されたフリツプフロツプ回路と、このフリ
ツプフロツプ回路の入出力端子とメモリセルの入
出力端子との間にそれぞれ設けられたＮチヤンネ
ル型伝送ゲートMISFETQ3，Q4とで構成されて
いる。
これらのメモリセルは、マトリツクス状に配置
されている。同じ行に配置されたメモリセルの伝
送ゲートMISFETQ3，Q4等のゲートは、それぞ
れ対応するワード線W1又はW2に共通接続され
る。同じ列に配置されたメモリセルの入出力端子
は、それぞれ対応する一対のビツト（データ）線
D10，D11又はD20，D21に接続されている。
されている。同じ行に配置されたメモリセルの伝
送ゲートMISFETQ3，Q4等のゲートは、それぞ
れ対応するワード線W1又はW2に共通接続され
る。同じ列に配置されたメモリセルの入出力端子
は、それぞれ対応する一対のビツト（データ）線
D10，D11又はD20，D21に接続されている。
上記メモリセルにおいて、その低消費電力化の
ために、上記抵抗R1はオフしているMISFETQ1
のドレインリーク電流によつてMISFETQ2のゲ
ート容量（図示せず）に蓄積されている情報電荷
が放電されてしまうのを防ぐ程度の電流供給能力
を持つようにされる。同様に抵抗R2は
MISFETQ2がオフのときに、MISFETQ1のゲー
トにおける情報電荷がMISFETQ2ドレインリー
ク電流によつて放電されてしまうのを防ぐ程度の
電流供給能力を持つようにされる。
ために、上記抵抗R1はオフしているMISFETQ1
のドレインリーク電流によつてMISFETQ2のゲ
ート容量（図示せず）に蓄積されている情報電荷
が放電されてしまうのを防ぐ程度の電流供給能力
を持つようにされる。同様に抵抗R2は
MISFETQ2がオフのときに、MISFETQ1のゲー
トにおける情報電荷がMISFETQ2ドレインリー
ク電流によつて放電されてしまうのを防ぐ程度の
電流供給能力を持つようにされる。
この実施例に従うと、半導体記憶装置が
CMOS技術によつて製造されるにもかかわらず
上記のようにメモリセルは、Ｎチヤンネル型
MISFETとポリシリコン抵抗素子とから構成さ
れる。
CMOS技術によつて製造されるにもかかわらず
上記のようにメモリセルは、Ｎチヤンネル型
MISFETとポリシリコン抵抗素子とから構成さ
れる。
上記のようなメモリセルを使用する場合、メモ
リセル自体のチツプ面積及びメモリセルアレイの
チツプ面積を他の構成メモリセルを使用する場合
に比べて小さくすることができる。
リセル自体のチツプ面積及びメモリセルアレイの
チツプ面積を他の構成メモリセルを使用する場合
に比べて小さくすることができる。
例えば、上記抵抗R1，R2にかえて、上記駆動
MISFETQ1，Q2に対して、それぞれ相補動作さ
せられれるＰチヤンネル型MISFETを使用する
ような構成のメモリセルの場合、上記Ｐチヤンネ
ル型MISFETがポリシリコン抵抗R1，R2に比べ
て大きなチツプ面積にされてしまうこと、及び上
記Ｐチヤンネル型MISFETとＮチヤンネル型
MISFETQ1，Q2とを比較的大きな間隔をもつて
形成しなければならないということから、メモリ
セルそれ自体及びメモリセルアレイのチツプ面積
を比較的大きくせざるを得なくなつてしまう。
MISFETQ1，Q2に対して、それぞれ相補動作さ
せられれるＰチヤンネル型MISFETを使用する
ような構成のメモリセルの場合、上記Ｐチヤンネ
ル型MISFETがポリシリコン抵抗R1，R2に比べ
て大きなチツプ面積にされてしまうこと、及び上
記Ｐチヤンネル型MISFETとＮチヤンネル型
MISFETQ1，Q2とを比較的大きな間隔をもつて
形成しなければならないということから、メモリ
セルそれ自体及びメモリセルアレイのチツプ面積
を比較的大きくせざるを得なくなつてしまう。
上記のような相補型MISメモリセルは、直列形
態の上記ＰチヤンネルMISFETとＮチヤンネル
MISFETとが相補的に動作させられることによ
つて低消費電力特性を示すという特徴を持つてい
る。
態の上記ＰチヤンネルMISFETとＮチヤンネル
MISFETとが相補的に動作させられることによ
つて低消費電力特性を示すという特徴を持つてい
る。
これに対して、第１図に示されたメモリセルに
おいては、抵抗素子R1，R2を介して駆動
MISFETQ1，Q2に直流電流が流される。しかし
ながら、第１図のメモリセルは、上記抵抗素子
R1及びR2の抵抗値を数メグオームないし数ギガ
オームのような高い抵抗値にすることによつて、
充分な低消費電力特性を示すようになる。
おいては、抵抗素子R1，R2を介して駆動
MISFETQ1，Q2に直流電流が流される。しかし
ながら、第１図のメモリセルは、上記抵抗素子
R1及びR2の抵抗値を数メグオームないし数ギガ
オームのような高い抵抗値にすることによつて、
充分な低消費電力特性を示すようになる。
図示しないが、第１図のＮチヤンネル型
MISFET及びＰチヤンネル型MISFETは、ポリ
シリコンゲート電極をもつような構成とされる。
これに応じて、上記ポリシリコン抵抗素子R1及
びR2は、それぞれ対応する上記駆動MISFETQ2
及びQ1のゲート電極と一体的に構成される。
MISFET及びＰチヤンネル型MISFETは、ポリ
シリコンゲート電極をもつような構成とされる。
これに応じて、上記ポリシリコン抵抗素子R1及
びR2は、それぞれ対応する上記駆動MISFETQ2
及びQ1のゲート電極と一体的に構成される。
このような構成によると、メモリセルのチツプ
面積を更に小型化することが可能となる。
面積を更に小型化することが可能となる。
第１図において、ワード線W1はＸアドレスデ
コーダ回路２ａによつて選択され、ワード線W2
はＸアドレスレコーダ回路２ｂによつて選択され
る。これらのＸアドレスレコーダ回路２ａ，２ｂ
は、相互において類似の構成とされており、特に
制限されないが、２ａを代表として詳細に示した
ように、制御信号によつてスイツチ制御させ
られる負荷としてのＰチヤンネル型MISFETQ18
と、ドレイン・ソースが並列接続され、それぞれ
のゲートにアドレス信号bx1，bx2が供給される
Ｎチヤンネル型駆動MISFETQ16，Q17とから構
成されたノア（NOR）回路と、Ｎチヤンネル型
出力MISFETQ19，Q20と相補型インバータ回路
１Ｎとから構成された出力バツフア回路から構成
されている。
コーダ回路２ａによつて選択され、ワード線W2
はＸアドレスレコーダ回路２ｂによつて選択され
る。これらのＸアドレスレコーダ回路２ａ，２ｂ
は、相互において類似の構成とされており、特に
制限されないが、２ａを代表として詳細に示した
ように、制御信号によつてスイツチ制御させ
られる負荷としてのＰチヤンネル型MISFETQ18
と、ドレイン・ソースが並列接続され、それぞれ
のゲートにアドレス信号bx1，bx2が供給される
Ｎチヤンネル型駆動MISFETQ16，Q17とから構
成されたノア（NOR）回路と、Ｎチヤンネル型
出力MISFETQ19，Q20と相補型インバータ回路
１Ｎとから構成された出力バツフア回路から構成
されている。
なお、図示のＸアドレスレコーダ回路２ａ及び
２ｂは、そのノア回路にＮチヤンネル型駆動
MISFETQ16，Q17のそれぞれ対応され、しかも
相補的に動作されられるＰチヤンネルMISFET
のようなMISFETが設けられていないことによ
つて比較的少ない回路素子で構成されている。
２ｂは、そのノア回路にＮチヤンネル型駆動
MISFETQ16，Q17のそれぞれ対応され、しかも
相補的に動作されられるＰチヤンネルMISFET
のようなMISFETが設けられていないことによ
つて比較的少ない回路素子で構成されている。
また、出力バツフア回路におけるMISFETQ19
は、ワード線が比較的重い容量性負荷を構成する
ことに応じて比較的大型化されるが、これはＰチ
ヤンネル型ではなくＮチヤンネル型とされてい
る。通常同じコンダクタンス特性が必要とされる
場合、Ｐチヤンネル型MISFETよりＮチヤンネ
ル型MISFETの方が小型化できることより、上
記出力バツフア回路は、インバータ回路１Ｎを設
けるにもかかわらずに、比較的小型化することが
できる。すなわち、上記Ｘアドレスデコーダ回路
２ａ及び２ｂを比較的小型化することができる。
は、ワード線が比較的重い容量性負荷を構成する
ことに応じて比較的大型化されるが、これはＰチ
ヤンネル型ではなくＮチヤンネル型とされてい
る。通常同じコンダクタンス特性が必要とされる
場合、Ｐチヤンネル型MISFETよりＮチヤンネ
ル型MISFETの方が小型化できることより、上
記出力バツフア回路は、インバータ回路１Ｎを設
けるにもかかわらずに、比較的小型化することが
できる。すなわち、上記Ｘアドレスデコーダ回路
２ａ及び２ｂを比較的小型化することができる。
図示しない適当な装置から供給されるアドレス
信号は、アドレス入力端子AX1及びAX2を介し
てアドレスバツフア回路BX1及びBX2に入力され
る。上記アドレスバツフア回路BX1及びBX2は、
入力アドレス信号に応じて非反転アドレス信号
bx1，bx2及び反転アドレス信号1及び2を出
力する。上記出力アドレス信号はそれぞれ適当に
選択されて上記Ｘアドレスレコーダ回路２ａ及び
２ｂに供給される。
信号は、アドレス入力端子AX1及びAX2を介し
てアドレスバツフア回路BX1及びBX2に入力され
る。上記アドレスバツフア回路BX1及びBX2は、
入力アドレス信号に応じて非反転アドレス信号
bx1，bx2及び反転アドレス信号1及び2を出
力する。上記出力アドレス信号はそれぞれ適当に
選択されて上記Ｘアドレスレコーダ回路２ａ及び
２ｂに供給される。
メモリセルアレイにおけるそれぞれ一対のビツ
ト線D10，D11及びD20，D21は、それぞれビツト
線選択のための伝送ゲートMISFETQ9，Q10及び
Q11，Q12から構成されたカラムスイツチ回路４
を介して共通ビツト線CD0，CD1に接続されてい
る。
ト線D10，D11及びD20，D21は、それぞれビツト
線選択のための伝送ゲートMISFETQ9，Q10及び
Q11，Q12から構成されたカラムスイツチ回路４
を介して共通ビツト線CD0，CD1に接続されてい
る。
上記共通ビツト線CD0，CD1には、読み出し出
力回路６の入力端子が接続され、また書き込み信
号WEで制御される伝送ゲームMISFETQ13，Q14
を介して書き込み回路７の出力端子が接続されて
いる。そして、共通ビツト線CD0とCD1との間に
はデータリセツト用のＰチヤンネル型の
MISFETQ15が設けられている。
力回路６の入力端子が接続され、また書き込み信
号WEで制御される伝送ゲームMISFETQ13，Q14
を介して書き込み回路７の出力端子が接続されて
いる。そして、共通ビツト線CD0とCD1との間に
はデータリセツト用のＰチヤンネル型の
MISFETQ15が設けられている。
上記カラムスイツチ回路４を構成する一対の
MISFETQ9，Q10及びQ11，Q12のゲートには、そ
れぞれＹアドレスデコーダ回路３ａ，３ｂから選
択信号が供給される。Ｙアドレスデコーダ回路３
ａは、制御御信号′によつてスイツチ制御され
る負荷抵抗としてのＰチヤンネル型MISFETQ23
と、それぞれのゲートにアドレス信号by1，by2が
供給されるＮチヤンネル型駆動MISFETQ21，
Q22とから構成されている。
MISFETQ9，Q10及びQ11，Q12のゲートには、そ
れぞれＹアドレスデコーダ回路３ａ，３ｂから選
択信号が供給される。Ｙアドレスデコーダ回路３
ａは、制御御信号′によつてスイツチ制御され
る負荷抵抗としてのＰチヤンネル型MISFETQ23
と、それぞれのゲートにアドレス信号by1，by2が
供給されるＮチヤンネル型駆動MISFETQ21，
Q22とから構成されている。
なお、Ｙアドレスデコーダ回路３ａ，３ｂには
それに対応する負荷が軽いことより、上記Ｘアド
レスデコーダ回路２ａ，２ｂにおけるような出力
バツフア回路は設けられていない。
それに対応する負荷が軽いことより、上記Ｘアド
レスデコーダ回路２ａ，２ｂにおけるような出力
バツフア回路は設けられていない。
上記読み出し回路６は、後述するようなセンス
アンプと、特に制限されないが、出力フローテイ
ング状態もしくは高出力インピーダンス状態を含
む３状態（トライステート）の出力信号を形成す
るデータ出力バツフア回路とから構成されれてい
る。
アンプと、特に制限されないが、出力フローテイ
ング状態もしくは高出力インピーダンス状態を含
む３状態（トライステート）の出力信号を形成す
るデータ出力バツフア回路とから構成されれてい
る。
上記データ出力バツフア回路は、制御信号CS
がハイレベルとされたとき、上記共通ビツト線
CD0，CD1に供給されたデータ信号に対応したレ
ベルの信号を出力する。また、上記データ出力バ
ツフア回路は、上記制御信号CSがほぼ接地電位
のようなロウレベルにされたとき、その出力端子
を上記フローテイング状態にさせる。
がハイレベルとされたとき、上記共通ビツト線
CD0，CD1に供給されたデータ信号に対応したレ
ベルの信号を出力する。また、上記データ出力バ
ツフア回路は、上記制御信号CSがほぼ接地電位
のようなロウレベルにされたとき、その出力端子
を上記フローテイング状態にさせる。
８は、制御回路であり、外部端子を介して
書き込み制御信号を受け、また外部端子を介
してチツプ選択信号を受けることにより、上記読
み出し回路６、Ｘアドレスデコーダ回路２ａ，２
bYアドレスデコーダ回路３ａ，３ｂ、データリ
セツト用MISFETQ15、伝送ゲートMISFETQ13，
Q14及びビツト線負荷用MISFETQ5ないしQ8を制
御するための制御信号を出力する。
書き込み制御信号を受け、また外部端子を介
してチツプ選択信号を受けることにより、上記読
み出し回路６、Ｘアドレスデコーダ回路２ａ，２
bYアドレスデコーダ回路３ａ，３ｂ、データリ
セツト用MISFETQ15、伝送ゲートMISFETQ13，
Q14及びビツト線負荷用MISFETQ5ないしQ8を制
御するための制御信号を出力する。
チツプ選択信号がローレベルにされた場合、こ
れに応じて制御信号CSがハイレベルとされ、
がロウレベルにされる。上記制御信号′のロウ
レベルによつて、Ｘアドレスデコーダ回路２ａ，
２ｂ及びＹアドレスデコーダ回路３ａ，３ｂが動
作状態にされ、ビツト線負荷用MISFETQ5ない
しQ8がオン状態とされる。
れに応じて制御信号CSがハイレベルとされ、
がロウレベルにされる。上記制御信号′のロウ
レベルによつて、Ｘアドレスデコーダ回路２ａ，
２ｂ及びＹアドレスデコーダ回路３ａ，３ｂが動
作状態にされ、ビツト線負荷用MISFETQ5ない
しQ8がオン状態とされる。
選択されたワード線に結合されたメモリセルに
おける駆動MISFETQ1，Q2は、その伝送ゲート
MISFETQ3，Q4を介して、それに対応する対の
ビツト線に結合されることになる。その結果、対
のビツト線には、メモリセルに予め書き込まれて
いたデータに対応するデータが与えられることに
なる。この場合、上記駆動MISFETQ1，Q2に、
上記ビツト線の負荷用MISFET及び伝送ゲート
MISFETQ3，Q4を介して比較的大きなレベルの
動作電流が供給されることになるので、上記対の
ビツト線には、比較的大きなレベルとされ、か
つ、比較的高速度で変化するデータ信号が供給さ
れることになる。
おける駆動MISFETQ1，Q2は、その伝送ゲート
MISFETQ3，Q4を介して、それに対応する対の
ビツト線に結合されることになる。その結果、対
のビツト線には、メモリセルに予め書き込まれて
いたデータに対応するデータが与えられることに
なる。この場合、上記駆動MISFETQ1，Q2に、
上記ビツト線の負荷用MISFET及び伝送ゲート
MISFETQ3，Q4を介して比較的大きなレベルの
動作電流が供給されることになるので、上記対の
ビツト線には、比較的大きなレベルとされ、か
つ、比較的高速度で変化するデータ信号が供給さ
れることになる。
上記対のビツト線におけるデータ信号は、カラ
ムスイツチ回路４及び共通ビツト線CD0，CD1を
介して読み出し回路６に供給される。その結果、
アドレス入力端子AX1ないしAX2に供給された
アドレス信号及びアドレス入力端子AY1ないし
AY2に供給されたアドレス信号によつて選択さ
れた１つのメモリセルにおけるデータが読み出し
回路６を介して読み出されることになる。
ムスイツチ回路４及び共通ビツト線CD0，CD1を
介して読み出し回路６に供給される。その結果、
アドレス入力端子AX1ないしAX2に供給された
アドレス信号及びアドレス入力端子AY1ないし
AY2に供給されたアドレス信号によつて選択さ
れた１つのメモリセルにおけるデータが読み出し
回路６を介して読み出されることになる。
書き込み制御信号がロウレベルにされた場合、
これに応じて制御信号WEがハイレベルにされ、
伝送ゲートMISFETQ13及びQ14がオン状態にさ
れる。書き込み回路７から出力された書き込みデ
ータ信号は、上記MISFETQ13，Q14及びカラム
スイツチ回路４を介して、メモリセルに供給され
る。その結果、外部端子Dioに供給されたデータ
が、アドレス信号によつて選択されたメモリセル
に書き込まれることになる。
これに応じて制御信号WEがハイレベルにされ、
伝送ゲートMISFETQ13及びQ14がオン状態にさ
れる。書き込み回路７から出力された書き込みデ
ータ信号は、上記MISFETQ13，Q14及びカラム
スイツチ回路４を介して、メモリセルに供給され
る。その結果、外部端子Dioに供給されたデータ
が、アドレス信号によつて選択されたメモリセル
に書き込まれることになる。
なお、電源回路９は、メモリセルに上記抵抗素
子R1，R2を用いた場合における抵抗値のバラツ
キ補償及び、温度補償のための電圧VDD1を形成す
る。この電源回路９は、この発明に直接関係ない
のでその説明を省略する。上記メモリセルの電源
電圧VDD1は、他の回路と同様に、外部端子VDDか
ら供給される電源電圧VDDを用いるものとしても
よい。
子R1，R2を用いた場合における抵抗値のバラツ
キ補償及び、温度補償のための電圧VDD1を形成す
る。この電源回路９は、この発明に直接関係ない
のでその説明を省略する。上記メモリセルの電源
電圧VDD1は、他の回路と同様に、外部端子VDDか
ら供給される電源電圧VDDを用いるものとしても
よい。
この実施例においては、上記読み出し回路６を
構成するセンスアンプの低消費電力化のために、
第２図に示すようなセンスアンプSAが用いられ
るとともに、制御回路８で形成された制御信号Ｒ
でその動作が制御される。
構成するセンスアンプの低消費電力化のために、
第２図に示すようなセンスアンプSAが用いられ
るとともに、制御回路８で形成された制御信号Ｒ
でその動作が制御される。
すなわち、読み出し回路６は、共通ビツト線
CD0，CD1からのデータ信号を増幅するセンスア
ンプSAと、この増幅出力信号を受けるデータ出
力バツフア回路DOBとで構成される。そして、
センスアンプSAは、特に制限されないが、Ｎチ
ヤンネル型差動MISFETQ30，Q31と、その共通
ソース側に設けられた定電流源としてのＮチヤン
ネル型MISFETQ332と、上記差動MISFETQ3J，
Q31のドレインに設けられた負荷としてのＰチヤ
ンネル型MISFETQ33，Q34による電流ミラー回
路とで構成されている。
CD0，CD1からのデータ信号を増幅するセンスア
ンプSAと、この増幅出力信号を受けるデータ出
力バツフア回路DOBとで構成される。そして、
センスアンプSAは、特に制限されないが、Ｎチ
ヤンネル型差動MISFETQ30，Q31と、その共通
ソース側に設けられた定電流源としてのＮチヤン
ネル型MISFETQ332と、上記差動MISFETQ3J，
Q31のドレインに設けられた負荷としてのＰチヤ
ンネル型MISFETQ33，Q34による電流ミラー回
路とで構成されている。
上記差動MISFETQ30，Q31のゲートには上記
共通ビツト線CD1，CD0からのデータ信号が供給
されている。また、定電流源としての
MISFETQ32のゲートには、制御信号Ｒが供給さ
れている。
共通ビツト線CD1，CD0からのデータ信号が供給
されている。また、定電流源としての
MISFETQ32のゲートには、制御信号Ｒが供給さ
れている。
上記制御信号Ｒは、外部端子からの信号と
インバータ回路IVを通した外部端子からの信
号とを受けるＰチヤンネル型MISFETQ35，Q36
と、Ｎチヤンネル型MISFETQ37，Q38で構成さ
れたノア回路で形成される。
インバータ回路IVを通した外部端子からの信
号とを受けるＰチヤンネル型MISFETQ35，Q36
と、Ｎチヤンネル型MISFETQ37，Q38で構成さ
れたノア回路で形成される。
これにより、外部端子の信号がハイレベル
のチツプ非選択時には、制御信号Ｒがロウレベル
となり、定電流源としてのMISFETQ32がオフに
される。また、外部端子の信号がロウレベル
のチツプ選択時においても、外部端子の信号
がロウレベルの書き込み動作においては、制御信
号Ｒがロウレベルとなり、上記MISFETQ32がオ
フされる。すなわち、上記定電流源としての
MISFETQ32が定電流動作するのは、言い換えれ
ば、センスアンプSAが増幅動作を行なうのは、
外部端子がロウレベル、外部端子がハイレ
ベルの読み出し動作のみに、制御信号Ｒがハイレ
ベルとなつて、センスアンプSAを増幅動作状態
にさせる。
のチツプ非選択時には、制御信号Ｒがロウレベル
となり、定電流源としてのMISFETQ32がオフに
される。また、外部端子の信号がロウレベル
のチツプ選択時においても、外部端子の信号
がロウレベルの書き込み動作においては、制御信
号Ｒがロウレベルとなり、上記MISFETQ32がオ
フされる。すなわち、上記定電流源としての
MISFETQ32が定電流動作するのは、言い換えれ
ば、センスアンプSAが増幅動作を行なうのは、
外部端子がロウレベル、外部端子がハイレ
ベルの読み出し動作のみに、制御信号Ｒがハイレ
ベルとなつて、センスアンプSAを増幅動作状態
にさせる。
この実施例では、上述のように、センスアンプ
SAをその動作が必要な読み出し期間のみ動作さ
せるものであるので、従来のセンスアンプのよう
に、定電流源としてのMISFETQ32を常時（チツ
プ非選択及びチツプ選択期間）オンさせる場合に
比べて、低消費電力化を図ることができる。
SAをその動作が必要な読み出し期間のみ動作さ
せるものであるので、従来のセンスアンプのよう
に、定電流源としてのMISFETQ32を常時（チツ
プ非選択及びチツプ選択期間）オンさせる場合に
比べて、低消費電力化を図ることができる。
一般に半導体メモリチツプは、選択期間に比べ
非選択期間の方が大半を占める。したがつて、定
電流源の電流値を比較的小さな値にしても、従来
のセンスアンプのように常時流すようにしたので
は、大きな消費電力となつてしまう。
非選択期間の方が大半を占める。したがつて、定
電流源の電流値を比較的小さな値にしても、従来
のセンスアンプのように常時流すようにしたので
は、大きな消費電力となつてしまう。
これに対して、この実施例ではチツプ選択期間
であつて、しかも読み出し動作の場合のみにセン
スアンプの定電流を流すようにするものであるの
で、低消費電力化を図ることができる。
であつて、しかも読み出し動作の場合のみにセン
スアンプの定電流を流すようにするものであるの
で、低消費電力化を図ることができる。
この発明は、前記実施例に限定されない。
センスアンプSAの具体的回路構成は、増幅
MISFETと、その動作電流を規定する定電流源
とを含むものであれば何んであつてもよい。
MISFETと、その動作電流を規定する定電流源
とを含むものであれば何んであつてもよい。
また、センスアンプSAの定電流源としての
MISFETは、チツプ選択信号により制御して、
チツプ非選択時にオフさせるものであつてもよ
い。
MISFETは、チツプ選択信号により制御して、
チツプ非選択時にオフさせるものであつてもよ
い。
また、スタテイツク型の半導体集積回路の構成
は、種々の実施形態を採ることができるものであ
る。
は、種々の実施形態を採ることができるものであ
る。
第１図は、この発明の一実施例を示すスタテイ
ツク型半導体集積回路の全体を示す回路図、第２
図は、その要部一実施例を示す回路図である。 １ａ〜１ｄ…メモリセル、２ａ，２ｂ…Ｘアド
レスデコーダ回路、３ａ，３ｂ…Ｙアドレスデコ
ーダ回路、４…カラムスイツチ回路、５…ビツト
線負荷回路、６…読み出し回路、７…書き込み回
路、８…制御回路、９…電源回路、１０…外部電
源。
ツク型半導体集積回路の全体を示す回路図、第２
図は、その要部一実施例を示す回路図である。 １ａ〜１ｄ…メモリセル、２ａ，２ｂ…Ｘアド
レスデコーダ回路、３ａ，３ｂ…Ｙアドレスデコ
ーダ回路、４…カラムスイツチ回路、５…ビツト
線負荷回路、６…読み出し回路、７…書き込み回
路、８…制御回路、９…電源回路、１０…外部電
源。
Claims (1)
- 【特許請求の範囲】 １ 増幅MISFETと、その動作電流を規定する
定電流源としてのMISFETとを含み、メモリセ
ルからの読み出し信号を増幅してデータ出力バツ
フア回路に伝えるセンスアンプを具備するスタテ
イツク型の半導体記憶装置において、上記定電流
源としてのMISFETを所定の制御信号により、
チツプ非選択時及びチツプ選択時における書き込
み動作中はオフさせるものとしたことを特徴とす
る半導体記憶装置。 ２ 上記センスアンプを構成する定電流源として
のMISFETは、差動増幅MISFETの共通ソース
側に設けられるものであることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。 ３ 上記半導体記憶装置は、相補型MIS回路で構
成されるものであることを特徴とする特許請求の
範囲第１又は第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56093814A JPS57208690A (en) | 1981-06-19 | 1981-06-19 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56093814A JPS57208690A (en) | 1981-06-19 | 1981-06-19 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57208690A JPS57208690A (en) | 1982-12-21 |
| JPH0263276B2 true JPH0263276B2 (ja) | 1990-12-27 |
Family
ID=14092861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56093814A Granted JPS57208690A (en) | 1981-06-19 | 1981-06-19 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57208690A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136084A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6247897A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | 読み出し増幅器 |
| FR2611330B1 (fr) * | 1987-02-24 | 1989-05-05 | Thomson Semiconducteurs | Amplificateur de lecture pour memoire |
| JP2606088B2 (ja) * | 1992-07-09 | 1997-04-30 | 日本電気株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613584A (en) * | 1979-07-11 | 1981-02-09 | Hitachi Ltd | Setting circuit for data line potential |
-
1981
- 1981-06-19 JP JP56093814A patent/JPS57208690A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57208690A (en) | 1982-12-21 |
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