JPH0263316A - 比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は比較器に関するものであり、特に、断続動作で
自己バイアスされたトランジスタ増幅器であって、電源
ノイズの影響を受けやすいものを用いる比較器に関する
。

〈従来の技術〉 比較器は、２つ（もしくはそれ以上）のアナログ入力信
号の相対量（大小関係）のディジタル表示を得たい場合
に、種々の応用分野で有用である。ある応用例の場合に
は、比較器は、どちらかと言えば、簡単な構造であって
、しかも何らかの方式のドリフト補償（例えば自動ゼロ
調）を含んでいることが望ましい、このような応用例の
１つとして、所謂、°゛フラツシユ（並列−斉動作）型
アナログ・ディジタル変換器があり、この変換器は、２
　　ＥＸＰ（Ｎ）−１（ここでＮは変換されるべきディ
ジタル信号のビット数に等しい）で表わされる台数の比
較器を用いることになる。８ビツトの直接（パフラッシ
ュ゛型）変換器では、例えば、２５５台の比較器が必要
になることがある。このように比較器の台数が多いとい
うことは、実際問題として、複雑な回路構成の差動増幅
器の採用を困難にする。

比較的簡単な回路構成で、ドリフト補償を特徴とする比
較器は、ｒＡＣ結合比較器並びにＡ／Ｄ変換器」という
名称の１９７２年４月１８日付発行の米国特許環３，８
５７，５８３号（発明者はデイヴイス、本願発明の発明
者と同一人）に記載されている。ディヴイスにより示さ
れたアナログ・ディジタル変換器の実施例は、比較され
るべき入力信号が、三段のＭＯＳトランジスタ（反転）
増幅器に交流（ＡＣ）結合された比較器を含んでいる。

自動ゼロ調動作は、比較されるべき２つの入力信号のう
ち第１のものを結合コンデンサ経由で増幅器の入力端子
に印加し、方や同時的に増幅器の入出゛力端子間を短絡
することによって行なわれる。この入出力端子間の短絡
により、増幅器は、最大利得と直線性のとれる動作範囲
内にそれ自体を自己バイアスさせるとともに、入力結合
コンデンサに、入力信号電圧と増幅器の自己バイアス電
圧との差に等しい補償電圧、即ちオフセット電圧を蓄積
させる。

自動ゼロ調動作後、増幅器の入出力端子間の短絡回路を
取り除いて、第１の入力信号を第２の入力信号に置き換
える。増幅器のオフセット電圧が、自動ゼロ調動作時間
帯の期間中に、結合コンデンサに蓄積記憶され、さらに
第２の入力信号を結合導入する際の比較動作時間帯の期
間中に同じコンデンサが用いられるので、増幅器のオフ
セット電圧は効果的に打ち消され、かくして、増幅器の
出力信号の極性が、２つの入力信号の相対的大小関係の
精密な表示となる。

上述のディヴイス特許の比較器の実施例では、増幅器が
、非相補型ＭＯＳ　（ランジスタ増幅器の３段の縦続接
続により実現されている。同様に回路構成された比較器
であって、より少ない段数で構成され、相補型ＭＯ９（
以下ｃｘｏｓという）インバータ段を採用して増幅する
ものがすでに開示されている。断続動作で自己バイアス
されたＣＭＯＳインバータ増幅器の多段接続の実例に関
しては、Ｊｏｈｎ　Ｗ目ｅ１　＆　５ｏｎｓ社１９８８
年刊の「信号処理用アナログＭＯ９集積回路」なる書物
の第６・３章ｒ　ＭＯ９比較器Ｊ　（４２５〜４３７頁
）に、グレゴリアン（Ｇｒｅｇｏｒｉａｎ）他が記載し
ている。

グレゴリアン他が記載しているＣＭＯＳ比較器の実例で
は、比較されるべき入力信号が、結合コンデンサにより
ＣＭＯＳインバータの入力ノードに交互に印加される。

このインバータは、インバータの入力ノードと出力ノー
ドの間に接続されたスイッチと、正の電源（Ｖｄｄ）と
負の電源（Ｖｓｓ）に接続された電源端子とを含んでい
る。自動ゼロ調動作時間帯の期間中、基準（接地）レベ
ルの信号が結合コンデンサに印加され、増幅器のフィー
ドバックスイッチが閉成され、これにより増幅器が自己
バイアスされて、さらに結合コンデンサが基準値（接地
）と増幅器自己バイアス作動点電圧との差に等しい電圧
にまで充電される。比較動作モードでは、（接地レベル
に対して）比較すべき入力電圧がコンデンサに印加され
、フィードバックスイッチが開成されると、これにより
ＣＭＯＳインバータでの入力電圧間の差の増幅（検知）
が可能になる。

ディヴイス特許の回路構成にあるように、自動ゼロ調動
作期間中の結合コンデンサでの増幅器自己バイアス電圧
の蓄積と比較位相は、増幅器のオフセット電圧とドリフ
ト作用を効果的に補償する（但し比較動作時間帯の期間
中は無視できるドリフトであるものとする）。

〈発明が解決しようとする問題点〉 本発明は、上述したタイプのＡＣ結合比較器に関する今
日まで認識されていなかった課題の発見に、主要な力点
を置く、ディヴイス記載の一般ηの比較器は、電源ノイ
ズの影響に対して比較的祈′度が鈍く、一方グレゴリア
ン他が提案したようなＣＭＯ９増幅器使用の比較器は、
ノイズに対して非常に敏感であることが発見された。こ
の不所望の特性は“ＣＭＯ９”型の比較器をある種の応
用例に使用するのを防げることになりがちである０例え
ば、集積回路の形で構成されているアナログ番ディジタ
ル変換器は、同一の半導体基板の上にアナログ素子（例
えば比較器）とディジタル素子（例えば、クロック、ゲ
ートなど）が存在しているので、このような変換器では
、電源ノイズが相対的に大きい傾向にある。ディジタル
回路は、木質的にはスイッチング装置であるので、回路
の電源ラインにノイズを誘起しがちであり、これは変換
器内に用いられている比較器の木質的なアナログ機能と
干渉することがあり得る。

グレゴリアン他が記載している比較器が電源ノイズへの
より高い感度を持つのは５部分的には。

能動利得素子としてＣＭＯＳ増幅器を用いたことによる
ものであると本明細書では解釈する。

従来技術（非相補性）の増幅器は受動負荷素子を用いて
いるので、電源ノイズに対しては比較的感度が鈍い、し
かなから、従来設計のＣＭＯＳ増幅器にあっては、各々
のトランジスタが、いわば、他のトランジスタのために
能動（増幅）負荷として働く、そのような増幅器は、ア
ナログの応用例で使用されるべく自己バイアスされる際
、非常に高いノイズ感度を示す、というのは、本発明以
前では、自己バイアスされたＣＭＯＳインバータのトラ
ンジスタソース電極での電源電圧のいかなる変動も、ト
ランジスタのゲート−ソース間電圧を必ず変調し、これ
によりドレイン電流の変動を生成する。比較器への応用
にあたっては、このようなドレイン電流の変動の影響は
、自己バイアス（自動ゼロ調）動作期間中にオフセット
エラーを創り出すことであり、これは補償不可能である
と本明細書中では解釈する。

更に悪いことには、自己バイアスされたｃｘｏｓインバ
ータの電源ライン上に存在するノイズは、単にインバー
タ出力に重畳されるだけではない。それは、実際には、
インバータにより増幅される。

特に、はぼ等しい相互コンダクタンス値の複数個のトラ
ンジスタで構成されたｃｘｏｓインバータでは、１個の
電源入力端子に印加された信号の利得は、インバータ入
力端子に印加された入力信号に対するインバータの利得
よりも僅か８ｄＢだけ小さくなるに過ぎない、そうであ
るから、自己バイアスされたＣＭＯＳインバータが２８
ｄＢの利得を有し、そして１個の電源端子で１ミリボル
トのノイズを受けるならば、インバータ出力端で生成さ
れるノイズは１０ミリボルト、即ち、電源電圧ノイズよ
りも大きさにしてまるまる１桁大きいことになろう。

ＣＭＯ３ｊ＠Ｉ　＠器（インバータ）使用の比較器にお
けるノイズに対する感受性の問題に気づくならば、従来
技術の方法により問題を解決するよう試みることになろ
う０例えば濾過、遮蔽、より低いインピーダンスの電源
ラインの構成などである。あるいはその代りに、差動増
幅器の回路構成が本来的に高レベルの耐電源ノイズ特性
を示すので、差動増幅器の回路構成をそのまま使用する
ことを考慮することもあろう、また、ＣＭＯＳインバー
タの１個のトランジスタの相互コンダクタンスを、他の
トランジスタに対して相対的に減少させる可能性から、
この１（１のトランジスタを前記インバータの能動増幅
素子としてよりはむしろ受動負荷素子としての度合いを
強めて機能させることも検討しよう。

しかしながら、ノイズ排除の課題へのこのような従来技
術での対処は、さまざまな欠点を有している。濾過、遮
蔽、低インピーダンス電源ライン構成といった技術は、
しばしば、集積回路への応用の面では、非実用的である
。差動増幅器のそのままでの使用は、数多くの比較器が
必要とされる（例えばフラー、シュ型変換審）場合や、
あるいはその他でも１回路の単純性が望ましいような応
用例の場合には、実用的ではない、相互コンダクタンス
を減少させる技術は、入力信号に対する増幅器利得をも
減するという欠点があり、これにより結果として追加の
増幅段を増設して、減少した利得を補償するならば１回
路は更に複雑になる。

く問題点を解決するための手段〉 かくして、電源ノイズ排除で高度の能力を持ち、公知の
比較器の欠点を克服して上述のノイズ抑制の従来技術を
しのぐ比較器であって、断続作動でバイアスされた０Ｍ
Ｏ５比較器に対する需要があり、本発明はこのような需
要を満たすことを主要な力点として指向したものである
。

本発明の技術思想により、入力信号を比較するための装
置は、増幅器と入力回路を含み、入力信号を増幅器に対
して選択的に印加するものである、第１のバイアス回路
は、第１の入力信号印加時に増幅器用に自己バイアスを
生成する。第２のバイアス回路は、第２の入力信号印加
時に増幅器への印加用に自己バイアスを蓄積する。

本発明の上述の技術思想並びに更に展開した技術思想を
添付図面を参照しながら以下に説明する。図中、対応す
る素子には類似の参照番号を付しである。

〈実施例〉 第１図のコンパレータは、増幅器５．入力回路６、タイ
ミング信号発生器７を含んでいる。増幅器５は、１対の
相補形ＭＯｓ　トランジスタＰ！、Ｎｌから成り、これ
らトランジスタは、出力端子４に接続された２つのドレ
イン電極と、第１、第２の電圧源端子１．２の各々に各
別に接続された２つのソース電極とを有する。Ｐチャン
ネルトランジスタＰ１のゲート電極は、コンデンサＣ２
を介して電源端子１に接続され、また分岐してスイッチ
４０を介して＃ｌｌ１ｌＩ器入力端子３に接続される。

増幅器入力端子３は、ＮチャンネルトランジスタＭｌの
ゲート電極にも接続され、さらにスイッチ３０を介して
出力端子４に結合されている。　入力回路６は、比較さ
れるべき２つの信号、第１、第２の入力信号（Ｖｌ、　
Ｖ２）を受信するための第１、第２の入力端子（８，９
）を含む、該回路６は、入力コンデンサＣ１により増幅
器５の入力端子３に２つの入力信号ｖ１、ｖ２を交互に
結合し、この入力コンデンサａｔの第１の電極は入力端
３に接続され、該コンデンサの第２の電極はスイッチ１
０．２０の各−個を介して比較器全体の第１、第２の入
力端子（８，９）に接続されている。

タイミング信号発生器７は、クロ７り信号源１１を含ん
でおり、このクロック信号源はクロック信号ＣＬを供給
すべくタイミングユニット１２に接続されている。この
タイミングユニット１２は、スイッチ群１０．２０．３
０．４０を各別に制御するための複数のスイッチコント
ロール信号Ｓｔ、　Ｓ２、Ｓ３、Ｓ４を成牛する。タイ
ミングユニット７は、第２図に示し且つ後述するような
例示のタイミング信号関係に対して全体的作用において
類似するタイミング関係を有するスイッチ制御信号を生
成するものであれば、該ユニット７は構成上任意の適切
な形態をとるものであってよい。

増幅器５用の動作電力に関しては、電源端子２を殆んど
ノイズのない基準電圧（例えば１図示しであるように接
地１３）に対して接続し且つ電源端子１を、ノイズの拾
い易い電圧源であって、基準電圧に対して正のものに接
続することにより、該増幅器に供給される。これは電源
１４で図示されているが、ノイズ成分Ｖｎを有する正の
電源電圧Ｖｄｄを電源端子ｌに供給するよう接続されて
いる。

殆んどノイズの影響のない電源とノイズの影響を受ける
電源とを有するという条件は、第１図の比較器が、アナ
ログ素子（例えば増幅器５）とディジタル素子（例えば
タイミング発生器７のような）を一体的に含んでいて、
それらが一つの共通の電圧源を共用するようになってい
る集積回路を製造する場合の応用例として見受けること
がある。アナログ・ディジタル変換器は、そのような応
用の一例である。既述したように、ディジタル素子の切
り換え動作によって生成されるノイズが、Ｖｄｄ電源ラ
インを介してアナログ素子（比較器）に伝達されること
があるが、このＶｄｄ電源ラインは、一般的に言えば、
集積回路中の接地点との対比において相対的に高インピ
ーダンスであり、そのためにノイズの拾い上げを起こし
やすい、増幅器５が、既述したような従来技術の０ＭＯ
５設計であるならば、Ｐチャンネルトランジスタ゛のソ
ース電極に電源ノイズ成分Ｖｎが存在すると、Ｐチャン
ネルトランジスタＰ１のゲートソース間電圧Ｖｇｓｐに
変動を起させることになろうし、これにより比較器の自
動ゼロ調動作時間帯の期間中にドレイン電流の変動を生
成し、そしてこれらの変動が補償不能なオフセットエラ
ーとして比較器の作動に現われる。

本発明の技術思想の一面によれば、コンデンサＣ２とス
イッチ４０とを含むバイアス回路により、トランジスタ
Ｐｌに対するバイアス電圧Ｖｇｓｐが、ノイズ成分ｖｎ
に対して不活性となるが、このバイアス回路は、スイッ
チ３０の閉成時に生成された自己バイアス電圧を蓄積記
憶し、スイッチ３０の開成時には、トランジスタＰＩの
ゲートソース両電極間に対１、てこの蓄積記憶された自
己バイアス電圧を印加する。後述する筈であるが、これ
により、トランジスタＰＩのソース電極電圧のノイズに
よる変動にもかかわらず、比較器の比較動作時間帯の期
間中、該トランジスタＰ１のドレイン電流を一定に保つ
。

やがて説明することになっているが、スイッチ４０の動
作タイミングに関しては、電源ノイズの成分が、本来な
ら比較エラーの原因となる箇所である結合コンデンサａ
ｔに蓄積記憶されないことを確実にするという追加的な
効果が得られる。

第１図の比較器の前述の特徴並びにその他の特徴は、第
２図のタイミング図を参照して以下に詳述される。自動
ゼロ調動作時間帯（オートゼロ）は、スイッチ１０．３
０．４０の閉成を伴ってＴ１時点に始まる。この時点で
比較されるべき２つの入力信号（Ｖｌ、　Ｖ２）　（７
）うちＭＩの信号（ｖｌ）は、入力結合コンデンサＣ１
を介してＣＭＯ８増幅器５の入力ノード３に結合される
。２つのスイッチ３０．４０の閉成により、トランジス
タＰ１とトランジスタＮ１の各ゲート電極がこれらトラ
ンジスタＰ１、Ｎ１の共通接続された両ドレイン電極に
接続され、これにより、増幅器５は、直線作動向けに自
己バイアスされる。＃に、概ね等しい相互コンダクタン
スと敷居値電圧を有する２つのトランジスタｐｔ、Ｎｌ
に関しては、入力ノード３（及び出力端子、即ち、“ツ
ードパ４）に生成される自己バイアス電圧が電源電圧の
ほぼ半分（Ｖｄｄ／２　）に等しいＤＣ成分を持つこと
になろう。相互コンダクタンスと敷居値電圧が仮定した
条件と異なるならば、増幅器の入出力伝達関数をプロッ
トし、Ｖｉｎ＝Ｖｏｕｔ線の軌跡と伝達特性曲線との交
点を見つけて静止動作点を位置ぎめすることにより、上
記のＤＣ成分が決められる。

電源端子ｌにおける電源ノイズの成分ｖｎは、自動ゼロ
調動作時間帯Ｔｌ〜〒３の第１の部分時間帯Ｔｌ−７２
の期間中、トランジスタＰｉのゲート・ソース間電圧Ｖ
ｇｓｐを変化させる。これがトランジスタＰ１のドレイ
ン電流変動の原因となり、結果として自己バイアス電圧
の所望のＤＣ成分と一緒に、ノイズに関しての増幅され
たＡＣＪ＆分が入力ノード３に存在することになる。

従って、自己バイアス確立時間帯↑１−Ｔ３のうちの第
１の部分時間帯〒１−〒２の期間中、入力結合コンデン
サＣ１は、入力電圧ｖ１と、自己バイアス電圧（Ｖｄｄ
／２　）に対して増幅されたノイズＫＶｎを加算した電
圧との差に等しい電圧をそこに蓄積記憶することになろ
う。

自己バイアスノイズ成分は、自己バイアス確立時間帯（
ＴＩ−７３）の第２の部分時間帯（Ｔ２−Ｔ３　）の期
間中、スイッチ４０を開成し、一方そのとき、スイッチ
３０を閉成したままにすることにより抑制される。この
期間中に、いくつかの有意義な効果が現われる。そのよ
うな効果の第１のものは、７２時点でスイッチ４０が開
成するとき、Ｔｌ−７２時間帯の期間中にサンプルされ
た自己バイアス電圧がここでコンデンサＣ２中に蓄積さ
れることである。コンデンサＣ２中に蓄積された電圧は
、勿論、スイッチ４０が開成する瞬間のノイズに起因す
る増分の電圧値を含んでいる。

しかしながら、バイアストランジスタＰ１についての本
発明の目的に関して言うならば、コンデンサＣ２がセル
フバイアス電圧のＤＣ成分にほぼ等しい値にまで充電さ
れることだけが必要である。換言すれば、コンデンサＣ
２は２つの入力電圧ｖ１、ｖ２を比較することに直接関
与することがないので、コンデンサＣ２中に自己バイア
ス電圧を蓄積する際にノイズにより誘起されるエラーは
実質的に無影響である。コンデンサＣ２がなすべきこと
は、一定のゲートリソース間電圧Ｖｇｓをトランジスタ
Ｐｉに印加すごことである。これがトランジスタＰ１の
ドレイン電流を一定に保ち、これにより木質的に“ノイ
ズの影響のない°ようにするのである。

自動ゼロ調動作時間帯の後半部分の期間（〒２−丁３）
中、入力結合コンデンサＣ１は、入力信号ｖ１と、入力
ノード３に生成されている今や木質的に「ノイズの影響
なし」になった自己バイアス電圧との差に等しい電圧ま
で充電される。もしスイッチ４０がＴ２−７３時間帯の
期間中に開成していなかったとするならば、ノード３の
電圧は増幅されたノイズ成分を含み、これによりスイッ
チ３０を開く際に、結合コンデンサＣ１中に蓄積されて
いる自己バイアス電圧も同様にノイズ成分を含むことに
なるであろう、バイアスコンデンサＣ２の場合とは相違
して、結合コンデンサＣ１中に蓄積されたノイズ成分は
すべて修正不能の比較エラーを生ずる。自動ゼロ調動作
時間帯の後半部分の期間中にスイッチ４０が開くことは
、結果としてコンデンサＣ１に施される最後の充電が「
ノイズの影響なし」のものになり、かくして上述の修正
不能の比較エラーの発生が防止される。つまり、スイッ
チ３０の開成に対して相対的にそれよりも早くスイッチ
４０を開成することでそのようなエラーを防ぐのである
。

１３時点でスイッチ３０が開成される。これで増幅器５
に対しての負のフィードバック通路を不通にし、トラン
ジスタＮ１が、負荷要素としてのトランジスタＰＩを用
いて増幅作用を呈するのを可能にする。　Ｔ３−７４時
間帯の期間中には、入力ノード３に印加される新たな信
号はなく、かくして、スイッチングによる過渡状態がも
しあれば、それの減衰に要する時間が確保される。

７４時点でスイッチ２０が閉成され、スイッチ１０が開
成され、これにより比較器での比較動作時間帯（↑４−
７５　）が始動する。スイッチＩＯの開成により、入力
端子８から結合コンデンサＣ１を切り離す、スイッチ２
０の閉成により、入力信号ｖ２が、結合コンデンサＣ１
を介して入力ノード３に導入される。ここで、コンデン
サＣＩはすでに、入力電圧ｖｌと、ノード３での自己バ
イアス電圧との差に等しい電圧にまで充電されているこ
とを思い出していただきたい、従って、比較動作時間帯
の期間中で、電圧ｖ２が電圧ｖ１と置き換わるとき、ノ
ード３の電圧は、ｖ２がｖｌより大きければ、自己バイ
アス電圧値に対して相対的に増大することになり、そこ
で反転する増幅器５の端子４における出力電圧は静止動
作点電圧値（Ｖｄｄ／２　）に対して相対的に減少する
ことになる。逆に、入力電圧ｖ２がｖｌより小さければ
、入力ノード３の電圧は、自己バイアス電圧値に対して
相対的に減少し、より詳しく言うならば、前記差（入力
電圧ｖ１と自己バイアス電圧との差）に比例して減少す
ることになり、これにより端子４での出力電圧がＶｄｄ
／２の静止動作点電圧（自己バイアス）値以上に増幅さ
れて増大することになる。

注目すべきなのは、自動ゼロ調動作時間帯の後半部分（
Ｔ２−７３　）の期間中では、入力電圧ｖ１がコンデン
サＣ１に蓄積されており、コンデンサＣ２がトランジス
タＰ１に一定不変のバイアスを付与していて、さらに、
比較動作期間（Ｔ４−７５　）中では、今度は入力信号
ｖ２がコンデンサＣ１に印加されており、上記ノイズ影
響なしの一定不変のバイアスが同様にトランジスタＰ１
に印加されているので、電源端子１に存在するノイズが
比較動作に対して実質的に何の影響をも与えないという
ことである。

従って、電源電圧端子１におけるノイズの存在により比
較動作の精度に悪影響を及ぼすことがない。

比較動作期間の終結時の１５時点においてスイッチ２０
が開成される。短い時間帯Ｔ５−７８があって、スイッ
チングの過渡状態の減衰を行なわせ、そして比較動作期
間が１６時点で繰り返される０本発明の技術思想のもう
一つの面によれば、相補型ＭＯＳトランジスタの伝送ゲ
ートでスイッチング回路を具現することにより、第１図
の比較器でスイッチングの過渡状態を抑制することがで
きる。スイッチ３０用にＮチャンネルトランジスタを用
い、スイッチ４０用にＰチャンネルトランジスタを用い
ることにより、あるいはその逆の形のトランジスタを用
いて構成されるような各１個組みのトランジスタ伝送ゲ
ートでこれを行ってもよい、あるいはその代りに、スイ
イチ３０とスイッチ４０の各々が、並列接続の導通路を
有する１対の相補型トランジスタから成る２個組みのト
ランジスタ伝送ゲートで実現され、そこに相補ゲート制
御信号が供給されればよい、スイッチ３０が１個組みの
トランジスタ伝送ゲートで実現されている場合には、ス
イッチｌＯも似たようなゲートで実現されるのがよく、
その結果、両スイッチ３０．１０がオフ状態（開成）に
なるとき、互いに類似のオフ時の過渡状態が結合コンデ
ンサＣ！の画電極に印加され、これにより過渡状態に起
因してそこに蓄積される電圧には全く変化がないことと
なる。

本発明の他の特徴によれば、ある特定の応用例（例えば
高速度のアナログ・ディジタル変換器）にあっては、バ
イアスコンデンサＣ１の値を約０．１から５．０ピコ・
ファラッドに限定することが望ましいことが判明した。

この好ましい範囲よりもずっと大きいコンデンサは集積
化するのが比較的難かしく、自動ゼロ調動作期間のかな
りの部分を占めるような充電時間が必要であり、このこ
とが高速作動（例えばｌＯＭＨｚ以上）を阻害する。こ
の好ましい範囲よりもずっと小さいコンデンサは。

比較動作時間帯全体に亘っての自己バイアス電圧維持の
ための電荷持続時間に不足することがあり、これにより
、出たら目な比較結果に終わることがあり得る。バイア
スコンデンサＣ２の好ましい値は約１．０ピコ・ファラ
ッドである。結合コンデンサＣＩも既述の範囲の値であ
ることが望ましく、好適には、バイアスコンデンサＣ２
と同じ値である。

典型的なアナログ・デジタル変換器の応用例にあっては
、端子４における出力は、比較動作時間帯の終了時点以
前に検出され、変換器で後続の処理を施すべくラッチ内
に蓄積されるか、デコーダに印加される。極めて小さい
電圧差の検出が望まれているような場合の精密な比較器
での応用例にあっては、ラッチ内への比較結果の記憶に
先がけて、あるいは比較結果を何処（例えばデコーダで
）かで使用するのに先だって、第１図の比較器の出力信
号を増幅することが望まれよう、従来技術の自己バイア
スされたＣＭＯＳ増幅器は、比較器の出力信号が電源ノ
イズ成分に対して非常に大きい場合には、この目的のた
めに使用可能であろう。

しかしながら、いつでもこのような場合であるとは限ら
ない。

本発明の技術思想の更に他の面によれば、追加の増幅が
必要であり、且つ電源ノイズが予想される場合の応用に
あっては、第３図に示すように、断続動作でバイアスさ
れた追加の増幅器を第１図の比較器に従続接続すること
により追加の増幅を行うのがよい。

第３図では、Ｐｓ＠器５′の出力端子４′は追加の結合
コンデンサ０１′を介して、断続作動でバイアスされた
追加の増幅器５′の入力端子３′に接続されている。増
幅器５′は増幅器５と実質的に同等である。増幅器５′
の中の対応する素子は参！！！番号にプライム記号をつ
けて示しである。タイミング信号発生器７（第３図では
図示せず）は、追加した増幅器のスイッチ群のタイミン
グを、第４図に示すように比較器のスイッチ群のタイミ
ングに対応させて同書する。スイッチ３０′はスイッチ
３０と同時に作動し、スイッチ４０′はスイッチ４０と
同時に作動する。

変形態様の比較器の作動は既述の比較器の作動と類似し
ているが、相違するのは、追加した増幅器と結合コンデ
ンサが追加の比較器として機部し、自動ゼロ調作動時間
帯（〒１−Ｔ３時点）の後半部分（Ｔ２−７３時点）の
期間中に増幅器５によって生成された自己バイアス電圧
を、比較動作時間帯（Ｔ４−７５　）の期間中に増幅器
５により生成された出力電圧と比較する点である。主増
幅器５の事例と同じように、従続接続の＃！幅器５′は
、バイアスコンデンサＣ２’の自己バイアス電圧をサン
プリングし蓄積することにより電源ノイズを排除するが
、この場合、バイアスコンデンサＣ２には、自動ゼロ調
動作の時間帯の後半部分の期間中と比較動作時間帯全体
とに亘って、トランジスタＰＩ′のゲート・ソース電圧
が一定に維持されている。

第５図は、第１図の比較器の変形態様で、追加の入力信
号ｖ３を受信すべく、更に入力端子５１を有している。

端子５１は、結合コンデンサｃ１を介して増幅器５の入
力ノード３に接続されている。この変形態様は任意の組
合せの入力信号の比較が可能であり、更に多くの入力端
子とスイッチを付加すれば拡張可能である。

第６図は、ｖｌとｖ２、そして、Ｖｌとｖ３を比較する
ための第５図の比較器の動作を図示するものである。こ
の動作は、第１図に関連して既に論じたものと同じであ
るが、全比較動作期間（〒１−７８　）中に、１個では
なくて２個の比較動作時間帯（Ｔ４−Ｔ５とＴ８−Ｔ？
　）のある点が相違している。自動ゼロ調動作（〒１−
７３　）後、ｖ２とｖｌを比較すべくスイッチ２０が閉
成される。この後に所定時間遅れて（Ｔ５−ＴＥＩ　）
　、追加したスイッチ５０の開成が続き、この結果ｖ３
とＶｔの比較となる。　Ｖ２とｖｌまたはｖ２とｖ３の
比較のために、自動ゼロ調動作時間帯期間中、スイッチ
ＩＯではなくスイッチ２０が閉成されて、次いでＶｌま
たはＶ３との所望の方と比較するために比較動作時間帯
の期間中は適切な方のスイッチ（１０又は５０）が閉成
されることになろう。

第７図では、第１図の比較器を変更して、トランジスタ
Ｐ１のゲートと出力端子４との間にスイッチ４０が接続
されている。比較器の作動は既述のものと実質的に同じ
であるが、変形態様では、バイアスコンデンサＣ２の充
電用に、より低いインピーダンス通路を設けている点が
相違している。変形態様の回路では、充電ｆ４流が１個
のスイッチ（４０）経由でのみ流れるので、インピーダ
ンスがより低い、これにひきかえ、変更前の比較器では
、２個の１スイツチ（３０，４０）経由で充電電流が流
れるのである。変形態様の回路で提供されるより低いイ
ンピーダンスが、バイアスコンデンサの充電に必要な時
間（第２図のＴｌ−７２時点間）を減することにより、
比較器の動作速度を改善する。

変更前の回路に関しては、集積回路のレイアウトとして
、２個のスイッチ、コンデンサＣＩ、トランジスタＰ１
のゲートが共通に回路接続された配列が有利であると思
われ、そのような応用例が好適である。

第８図は、第１図の比較器の変形態様で負の電源電圧（
−Ｖｓｇ　）で作動するものの例を図示する。

変更は、電源端子工、２を接地とＶｓｓ電源とにそれぞ
れ接続する点に施されている。トランジスタＮ１は、こ
こでは２ゲー）−ソース間電圧（Ｖｇｓ　）にノイズの
影響を受けるので、コンデンサＣ２は、該トランジスタ
Ｎｌのゲートとソースの両端子間に接続され、ゲートｌ
まスイッチ４０を介して入力ノード３に接続されている
。変形態様の回路の動作は既に論じたものと実質的に同
じであるが、異なる点は、Ｍｓ幅器５に対してトランジ
スタ２１′の方が増幅作用を呈し、トランジスタＮ１の
方が、ノイズ影響なしの負荷となることである。注目す
べきことは、変更した回路は、変更する前の回路でのト
ランジスタの型と電源会接地の接続（並びに電源の極性
）とを逆転すると等価であるということである。

本発明を要約すると、＃１幅器は、比較すべぎ入力信号
を交互に選択するようにした入力回路と、この入力信号
の一つを選択したときに、自己バイアスを生成するため
の第１のバイアス回路を有している。第２のバイアス回
路は、増幅器に印加される電源電圧に乗ることのあるノ
イズを排除すべく、第２の入力信号が選択されたときに
、増幅器に用いるための自己バイアスを蓄積する。

くその他の開示事項〉 以上の記載に関連して、更に次の各項を開示する。

ｌ）入力信号を増幅器に選択的に印加し、該入力信号の
一つの印加時に該増幅器のために自己バイアス電圧を生
成させ、 該入力信号のもう一つの印加時に該増幅器への印加のた
めに自己バイアス電圧を蓄積する、ことから成る、複数
の入力信号を比較する方法。

２）該工程が、サンプルされた自己バイアス電圧を生成
させるために該フィードバックが該増幅器に印加されて
いる時間の一部分の期間中、コンデンサ中に該自己バイ
アス電圧をサンプリングして保持し、 その導通性を制御するために該増幅器の選ばれたトラン
ジスタに該サンプルされた電圧を印加する、 ことから成る、付記第１項記載の２つの入力信号を比較
する方法。

３）Ｏ，１ピコファラッドから５．０ピコフアラツドの
範囲に該コンデンサの値を選び。

該コンデンサを、制御電極と該選択したトランジスタの
導通路の一終端とに連続的に結合する、工程から更に成
る、付記第２項記載の２個の入力信号を比較する方法。

４）該蓄積する工程は、 蓄積コンデンサを用意し、 該第１の作動時間帯の第１の部分の期間中鎖自己バイア
ス電圧を受信するように該蓄積コンデンサを結合し、 該第１の動作時間帯の第２の部分の期間中と該入力信号
の他方が該増幅器の入力ノードに印加されている時の第
２の動作時間帯の全体に亘って該蓄積コンデンサを結合
からはずす、 ことを含み、更に、 該蓄積コンデンサを該増幅器の選択したトランジスタの
制御電極に連続的に結合する、工程から成り。

該一方の入力信号をｔ！１ＩＪ１の時間帯の間該増幅器
の入力ノードに印加する、 付記第１項記載の２個の入力信号を比較する方法。

５）第１と第２の重複しない時間帯のおのおのの一つの
期間中、結合コンデンサを介して増幅器入力ノードに第
１と第２の入力信号を交互に印加し、該ノードにおいて
自己バイアス電圧を展開するために第１の時間帯の期間
中鎖増幅器の入力と出力のノードの間に負のフィードバ
ックを印加し、該第１の時間帯の第１の部分の期間中蓄
積コンデンサに該入力ノードと出力ノードのうち選択し
た一つにおいて生成した該自己バイアス電圧を印加し、 該第１の時間帯の第２の部分の期間中及び該第２の時間
帯の全期間中、該入力ノードと該出力ノードのうち選択
した一つから該蓄積コンデンサを結合からはずし 該増幅器の第１のトランジスタの制御電極に該蓄積コン
デンサを連続して結合する、 工程から成る、第１の入力信号と第２の入力信号を比較
する方法。

６）増幅器と、 該増幅器に複数個の入力信号を選択的に印加するための
入力回路と、 該入力信号の一つを印加している蜂に該増幅器のために
自己バイアス電圧を生成するための第１のバイアス回路
と、 該入力信号の他方を印加している時に該増幅器に印加す
るための該自己バイアス電圧を蓄積するための第２のバ
イアス回路と、 から成る比較器。

７）該バイアス回路は、 該自己バイアス電圧を受信するために結合された入力ノ
ードを有し、且つ該増幅器の選択されたトランジスタの
制御電極に連続して結合された出力ノードを有するサン
プルホールド回路と、該入力信号の一つの印加時の時間
帯の一部の期間中核サンプルホールド回路が該自己バイ
アス電圧をサンプリングせしめるための該サンプルホー
ルド回路に結合されたタイミング回路と、を、含む、付
記第６項記載の比較器。

８）該バイアス回路は 制御電極と該増幅器の選択されたトランジスタの導通路
の一終端との間に結合されたコンデンサと、 該選択されたトランジスタの該制御電極と該増幅器の入
力ノードと出力ノードのうち選択された一方との間に接
続されたスイッチと、 から成る、付記第６項記載の比較器。

９）該増幅器は該自己バイアス電圧を受信するための選
択されたトランジスタを含み、 該選択されたトランジスタは、ソース電極とドレイン電
極を有する電界効果トランジスタであり、 該バイアス回路は、該ソース電極とゲート電極に接続さ
れたコンデンサと、該ゲート電極と該増幅器の入力ノー
ドと出力ノードのうち選択された一方との間に接続され
たスイッチとから成る、付記第６項記載の比較器。

１０）　、ｄ追加のコンデンサは０．１ピコ・ファラッ
ドと５．０ピコ・ファラッドの範囲の容量値を有する、
付記第９項記載の比較器。

１１）入力ノードと出力ノードを有する増幅器と、第１
と第２の重複しない時間帯の各々の一つの期間中、結合
コンデンサを介して該増幅器の該入力ノードに、該第１
と第２の入力信号を交互に印加するための入力回路と。

該ノードにおいて自己バイアス電圧を展開するために、
該第１の時間帯の期間中、該増幅器の該入力ノードと該
出力ノードの間に負のフィードバックを付与するための
フィードバック回路と、 蓄積コンデンサの該入力ノードと該出力ノードのうち選
択された一方において生成された該自己バイアス電圧を
蓄積するための該第１の時間帯のｉｌの部分の期間中応
答するバイアス回路構成、該蓄積コンデンサ内に蓄積さ
れた該自己バイアス電圧を、該増幅器の選択されたトラ
ンジスタの制御電極に連続的に印加するために結合され
た回路通路。

から成る、供給された第１の入力信号と第２の入力信号
を比較するための、比較器。

１２）入力端子、出力端子、第１の電源供給端子、第２
の電源供給端子と、 該出力端子に接続されたドレイン電極と、該電源供給端
子の各々の一つに接続されたソース電極を有する第１と
第２の相補性ＭＯＳトランジスタと、 第１のコンデンサを介して該第１の電源供給端子に結合
され、また第１のスイッチを介して該入力端子と該出力
端子の選択された一方に結合されたゲート電極を有する
該第１のトラジスタと、該第２のトランジスタのゲート
電極に更に接続されまた該出力端子の第２のスイッチを
介して結合されている該入力端子と、 作動を制御のために該スイッチに結合されているタイミ
ング信号発生器と、 から成る組合せ。

１３）該タイミングユニットは、 第１の動作時間帯の期間中２個のスイッチを連続的に閉
じるため、第２の動作時間帯の期間中−方のスイッチを
閉じ他方のスイッチを開くため且つ第３の動作時間帯の
期間中両方のスイッチを開くため、制御信号を発生しこ
の信号を該スイッチに供給する、付記第１２項記載の組
合せ。

１４）　ＭＡコンデンサは０．１　ピコ舎ファラッドと
５．０ピコ・ファラッドの範囲の値のものである、付記
第１２項記載の組合せ。

１５）結合コンデンサを介して該増幅器の該入力端子に
、第１の入力信号と第２の入力信号を交互に印加するた
めの入力回路を更に含む付記第１２項記載の組合せ。

１６）入力ノードと、 該入力ノードに接続された制御電極を有し且つ出力ノー
ドと基準電位源との間に接続された導通路を有する第１
のトランジスタと、 該出力ノードと供給電圧源との間に接続された導通路を
有する第２のトランジスタと、該入力ノードを該出力ノ
ードと該第２のトランジスタの制御電極に接続するため
第１の動作モードを有し、且つ該入力ノードを該出力ノ
ードから及び該第２のトランジスタの該制御電極から結
合をはずすための第２の動作モードを有する、スイッチ
ング回路と、 から成る増幅器。

１７）第１の入力信号を該入力ノードに印加するための
該スイッチング回路の該第１の動作モード期間中に応答
し、また第２の入力信号を該スイッチング回路の該入力
ノードに印加するための該スイッチングの該第２の動作
モード期間中に応答する入力回路から更になる、付記第
１６項記載の増幅器。

１８）該スイッチング回路は該入力ノードと該出力ノー
ドの間に接続された第１のスイッチと該入力ノードと該
第２のトランジスタの該制御電極との間に接続された第
２のスイッチとからなり、該増幅器は更に。

該ノードと該スイッチに結合され、該両スイッチを閉じ
また該入力ノードに該入力信号を印加するための第１の
動作モードを有し、該両スイッチを開きまた該入力信号
を該入力ノードに印加するだめの第２の動作モードを有
し、これにより該入力信号の相対的な量を示す出力信号
が該出力ノードにおいて生成せしめられる、制御回路か
ら更に成る、 付記第１６項記載の増幅器。

【図面の簡単な説明】

第１図は１本発明の実施例のＣＭＯ９比較器を１部分的
にブロックで示す回路図である。 第２図は、第１図の比較器の作動局面を図示するタイミ
ング図である。 第３図は、第１図の比較器の変形態様で、比較器の利得
とノイズ排除能力が強化されている比較器を図示する回
路図である。 第４図は、第３図の比較器の作動局面を図示するタイミ
ング図である。 第５図は、第１図の比較器の変形態様で、多重入力信号
の比較可能な比較器を図示する回路図である。 第６図は、第５図の比較器の作動を図示するタイミング
図である。 第７図は、第１図の比較器の変形態様で、スイッチ接続
の代替構成を有する比較器を図示する回路図である。 第８図は、第１図の比較器の変形態様で、負の電源で作
動する比較器を図示する回路図である。 図中、類似の素子については類似の参照番号を付しであ
るが、番号は次のものを表わす。 １．２．、、、第１、第２の電源端子 ３・・・・・・・・増幅器への入力端子４　、、、、、
、、、出力端子 ５　、、、、、、、、増幅器 ６　、、、、、、、、入力回路 ７　、、、、、、、、タイミング信号発生器８．９．５
１．、、、入力端子 ｌ０１２０．３０．４０．３０’、　４０’、　５０．
、、、スイッチ凶区区ぺ Ｎ ｒく 〆 凶 ｒく Ｆ／’ｇ。 Ｆｉｇ。 手続補正書 （方式） ％式％ 発明の名称 比較器 ３　補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国テキサス州、ダラス　ノースセ
ントラル　エクスプレスウェイ　１３５００４代理 住所 大〒１５０　　Ｋ　（０３）　４９６４４２０東京都渋
谷区道玄坂１丁目２０番２号 補正命令の日付 補正の対象 平成１年８月１４日 （平成１年８月２９日発送） 図面（全図の浄書）

Claims (1)

1. 【特許請求の範囲】 増幅器と、 第１、第２の入力信号を該増幅器に選択的に印加する入
   力回路と、 第１の入力信号の印加時に該増幅器に自己バイアス電圧
   を生成する第１のバイアス回路と、第２の入力信号印加
   時に該増幅器に印加するための自己バイアス電圧を蓄積
   する第２のバイアス回路と、 から成る比較器。