JPH0264838A

JPH0264838A - 通信制御装置

Info

Publication number: JPH0264838A
Application number: JP63215147A
Authority: JP
Inventors: Nobuaki Ishioka; 石岡　暢明
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-08-31
Filing date: 1988-08-31
Publication date: 1990-03-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、データ通信に用いる受信バッファのデータ格
納状態を管理す、る通信制御装置に関する。

（従来の技術）通信制御装置は、人出力制御装置の一種であり、これに
接続される端末装置は一般に遠隔地にあり、その間は伝
送用機器を含む通信回線で接続されている。そして、こ
の通信制御装置は伝送用機器の制御・監視や通信回線上
で生ずる伝送誤りに対する誤り制御などの機能を必要と
する。主要機能としては、インタフェースの整合、シリ
アル・パラレル変換、伝送制御、バッファリングなどが
ある。

第５図はこの種の従来の通信制御装置を示すブロック図
である。

図において、通信制御装置（以下、ＣＣＥと記す）１．
１′は全二重式通信回線２を介して接続されている。そ
れぞれのＣＣＥＩ、１′は、中央処理装置（以下、ＣＰ
Ｕと記す）切換えスイッチ３．３′を通して上位装置で
あるＣＰＵ群４１．４２・・・４ｎ及び４１’　　４２
’・・・４ｎ’に接続されている。ＣＣＥｌ、１′は、
それぞれ、送受信に際してデータを一時格納する送信バ
ッファ５．５′　と受信バッファ６．６′を備えている
。

ＣＰＵ切替スイッチ３．３′は、それぞれ、ＣＣＥ　１
．１′とＣＰＵ群４１　・・４　ｎ及び４１’・・・４
ｎ’　との間を時分割して切替える。

第２図は、ＣＣＥ　１、ビの何れかが通信回線２に送信
データを転送単位の送信フレームに変換して送出する際
のフレームフォーマットを示す図である。図示のように
、送信フレームは、このフレームの開始及び終了を示す
フラグシーケンス７１、このフレームを送受信する局の
アドレスを示す識別フィールド（以下、ＩＤと記す）７
２、このフレームがコマンドの場合相手局に対する動作
指令を示し、レスポンスの場合コマンドフレームの指令
に対する応答等を示す制御フィールド７３、データ情報
を示すデータ部７４、フレームチエツク符合を示すＣＲ
ＣＣ（ｃｙｃｌｉｃ　ｒｅｄｕｎｄａｎｃｙｃｈｅｃｋ
　ｃｏｄｅ　）　７５から構成されている。

以上のように構成された通信制御装置は次のように動作
する。

先ず、送信側の上位装置であるＣＰＵ群４１〜４ｎのう
ちのＣＰＵ４ｎからＣＰＵ切替スイッチ３を介して送信
命令及び送信データが同じ送信側のＣＣＥＩに送出され
る。ＣＣＥｌは送信命令を受けると、送信データを送信
バッファ５に一時格納する。そして、ＣＰ　Ｕ　４　ｎ
に送信命令受領ステータスを返送、報告する。その後Ｃ
ＣＥ１は、送信バッファ５に一時格納されている送信デ
ータを第２図に示した送信フレームに変換し、この送信
フレームを通信回線２に送出する。この通信回線２に送
出された送信フレームは、受信側のＣＣＥＩ’　により
受信され、その中の受信バッファ６′に一時格納される
。ここで、上位装置のうちのＣＰＵ４ｎ　　から受信命
令を受けると、ＣＣＥＩ’は、既に受信バッファ６′に
格納されている受信フレームのＩＤ７２が上述の受信命
令で指定されたＩＤと一致するか否かをチエツクする。

ＩＤ７２が一致しているときは、この受信データをＣＰ
Ｕ４ｎ’　に転送し、同時にＣＰＵ４ｎ’　に対して受
信命令終了ステータスを報告する。

上述の動作は、ＣＰＵ４ｎ　　からＣＣＥＩ’に対して
送信命令が出されたときも、逆の経路で同様に実施され
る。この場合は、ＣＣＥＩ’からＣＣＥ　１に送信フレ
ームが送られ、ＣＣＥＩで受信されたデータは、ＣＰＵ
４ｎからの受信命令でＣＰＵ４ｎに転送される。

以上に示した従来の通信制御装置においては、片側のＣ
ＰＵ群から頻繁に送信命令が出されると、受信側のＣＣ
Ｈの受信バッファにオーバーランが生じ、そのような場
合は、上位装置のプログラムにより、落ちたフレームの
再送を実施していた。

（発明が解決しようとする課題）しかしながら、近年は高速ディジタル回線が普及してい
るため、データ通信速度が増加し、又ＣＰＵ群からの送
信命令が非同期に発生しており、このため受信命令に対
し同期が取り難くなってきている。従って、受信バッフ
ァにオーバーランが発生した場合に上述したように、上
位装置のプログラムにより再試行を実施すると、回線の
使用効率が低下するという問題があった。

本発明は以上の点に着目してなされたもので、送信側Ｃ
ＣＥが受信側のＣＣＨの受信バッファのデータ格納状態
をダイナミックに監視し、容■の余裕がなくなってきた
ときは送信命令を一時遮断して受信しないようにできる
通信制御装置を提供することを目的とするものである。

（課題を解決するための手段）本発明は、上位装置にそれぞれ接続され、かつ互いに通
信回線を介して接続され、上位装置からの指令に従って
それらの間のデータの送受信を制御する通信制御装置に
おいて、上位装置からの指令によりデータを受信し一時
格納する受信バッファと、この受信バッファに第１規定
値以上の受信データが格納されたとき受信バッファの格
納データが第１規定値以上であることを示す受信バッフ
ァフル連絡フラグをセットし、上記第１規定値より小さ
な他の第２規定値以下になったとき上記受信バッファフ
ル連絡フラグをリセットする手段と、上記上位装置から
送信命令を受け送信フレームを送出するとき、上記受信
バッファフル連絡フラグを検査し、このフラグが立って
いるときは上記送信フレームの制御部の所定ビットを１
°°に設定し、このフラグが立っていないときは０゛′
を設定して送信フレームを送出するフラグ設定手段と、
上記送信フレームを受信し、その制御部の所定ビットが
°゛１°°のときは上記受信バッファに上記規定値以上
の受信データが格納されている旨を示す受信バッファフ
ルフラグを設定し、“Ｏｏｏのときはこのフラグをリセ
ットする手段と、上位装置から送信命令を受けたとき、
上記受信バッファフルフラグを検査し、このフラグが立
っているときは、送信すべきデータを上記上位装置から
受取らず、この上位装置に上記受信バッファが上記規定
値以上のデータを格納している旨を報告する手段とを備
えたことを特徴とするものである。

（作用）以上の通信制御装置は、上位装置からの指令によりデー
タを受信する受信バッファにデータが所定値以上溝たさ
れると、その旨を示すフラグを送信フレームに立てて送
信側に送出する。送信側ではこのフレームを受信して検
査し、受信側の受信バッファのデータ格納状態に従って
データを送信するようにする。これにより、受信バッフ
ァが格納データで満たされていることに起因するデータ
のフレーム落ちの発生を防止することができる。

（実施例）以下、本発明の実施例を詳細に説明する。

第１図は本発明の通信制御装置の一実施例を示すブロッ
ク図である。この第１図において、第５図の従来例と同
−又は対応する部分には同一の符合を付し、その説明は
適宜省略することにする。

図において、ＣＣＥｌ、１′は、従来例と同様に全二重
式回線２を介して接続され、又ＣＰＵ切換えスイッチ３
．３′を通して上位装置のＣＰＵ群４１．４２、・・・
４ｎ及び４１’　　４２’　　・・・４ｎ’　に接続さ
れている。

ＣＣＥ　１．１′は、それぞれ送信データ及び受信デー
タを一時格納する送信バッファ５．５′と受信バッファ
６．６′を備える。また、これらＣＣＥ　１．１′は、
送信バッファ５．５′にそれぞれ接続され、送信データ
を送信フレームに変換する送信制御部７．７′、受信バ
ッファ６．６′にそれぞれ接続され、受信フレームを受
信データに変換する受信制御部８．８’　　ＣＰＵ切換
えスイッチ３．３′に一方がそれぞれ接続され、他方が
送信バッファ５．５′にそれぞれ接続され、上位装置か
らの送信データをインタフェースする送信系上位インタ
フェース（Ｉ／Ｆ）９．９′ＣＰＵ切換えスイッチ３．
３′に一方がそれぞれ接続され、他方が受信バッファ６
．６′にそれぞれ接続され、受信データを上位装置にイ
ンタフェースする受信系上位インタフェース（Ｉ／Ｆ）
１０．１０’　　送信系上位インタフェース（Ｉ／Ｆ）
９．９′にそれぞれ共通バス１１．１１′を介して接続
され、送信系の制御プログラムをそれぞれ実行する送信
ＣＰＵ１２．１２′　受信系上位インタフェース（１／
Ｆ）１０．１０’　にそれぞれ共通バス１１．１１′を
介して接続され、受信系の制御プログラムをそれぞれ実
行する受信ＣＰＵ　１３．１３′、共通バス１１．１１
′にそれぞれ接続され、送信系の制御プログラムをそれ
ぞれ格納する送信ローカルメモリ１４．１４′、共通バ
ス１１．１Ｆにそれぞれ接続され、受信系の制御プログ
ラムをそれぞれ格納する受信ローカルメモリ１５．１５
′、共通バス１１．１１′にそれぞれ接続され、送信Ｃ
ＰＵ１２．１２′、受信ＣＰＵ１３．１３′がそれぞれ
共通にアクセスできる共有メモリ１６．１６′から構成
されている。

以上の構成の本発明の通信制御装置について、第１図、
第３図、及び第４図に従ってその動作を説明する。

第３図（ａ）乃至（ｄ）は本実施例の動作を説明するフ
ローチャート、第４図はＣＣＥ　ｌ側の受信ＣＰＵ１３
の動作を示す説明図である。

先ず、ＣＣＥＩ’側で上位装置の１つ、例えばＣＰＵ４
ｎ’からＣＰＵ切替スイッチ３′及び送信系上位インク
フェース（Ｉ／Ｆ）９’を介して送信ＣＰＵ１２’　に
送信命令が出される［第３図（ａ）ステップ■コ。送信
ＣＰＵ１２’は、共通バス１１′を介して共有メモリ１
６′に格納された相手側、即ちＣＣＥ　ｌ側の受信バッ
ファ６がデータで満たされているか否かを示す相手側受
信バッファフルフラグを検査する［第３図（ａ）ステッ
プ■、■］。この相手側受信バッファフルフラグが立っ
ているときは、送信先の受信バッファ、即ちＣＣＥＩ側
の受信バッファ６がデータで満たされている旨を上位装
置のＣＰＵ４ｎ’に報告する［第３図（ａ）ステップ■
コ。これを受けたＣＰＵ４ｎ’は、送信命令の送出を再
試行する［第３図（ａ）ステップ■］。一方、上述の相
手側受信バッファフルフラグが立っていないときは、送
信データを相手側のＣＣＥ　ｌ側に送信する。ＣＣＥＩ
側では、通信回線２及び受信制御部８を介して、受信Ｃ
ＰＵ１３の制御の下で受信バッファ６が上述の送信デー
タを受信する［第３図（ｂ）ステップ■］。受信ＣＰＵ
　１３は、受信バッファ６が第１規定値以上送信データ
を受信したか否かを検査する［第３図（ｂ）ステ・ツブ
■］。第１規定値以上のときは、共通バス１１を介して
共有メモリ１６に、受信バッファ６が第１規定値以上満
たされたことを示す受信バッファフル連絡フラグを設定
する［第３図（ｂ）ステップ■］。その後、上位装置の
うちの、例えばＣＰＵ４ｎから受信ＣＰＵ　１３に受信
命令が出され、受信データが受信バッファ６からＣＰＵ
４ｎに転送される［第３図（ｂ）ステップ■］。そして
、受信バッファ６に格納された受信データが第２規定値
以下になったか否かが受信ＣＰＵ１３により検査される
［第３図（ｂ）ステップ［相］］。第２規定値以下でな
いときはステップ■に戻り、以下のときは、共有メモリ
６の受信バッファフル連絡フラグをリセットする［第３
図（ｂ）ステップ■］。

このようにしてＣＣＥｌ側の受信バッファ６はいつでも
データを受信できる状態になる。そこで、ＣＣＥｌ側で
は、上位装置、例えばＣＰＵ４ｎが送信ＣＰＵ１２に送
信命令を送出する［第３図（Ｃ）ステップ■］　これを
受けた送信ＣＰＵ１２は、共有メモリ１６に格納された
上述の自分側受信バッファフル連絡フラグを検査する［
第３図（Ｃ）ステップ■、■］。この自分側受信バッフ
ァフル連絡フラグが立っているときは、送信ＣＰＵ　１
２は、第２図に示した送信フレームの制御部７３の特定
ビットを“１　”にし、立っていないときは“Ｏｏｏに
して、この送信フレームを相手側、即ちＣＣＥ　１’側
に送信するし第３図（ｃ）ステップ■、■、■］。ＣＣ
ＥＩ’側では、受信制御部８′が受信ＣＰＵ１３’の制
御の下で上述のＣＣＥＩ側からの送信フレームを通信回
線２を介しで受信し、データに分離する［第３図（ｄ）
ステップ■］。そして、受信ＣＰＵ　１３’は、受信バ
ッファ６′に受信データを格納し、受信フレームを検査
する。即ち受信フレーム制御部の特定ビットが１°′か
否かを検査する［第３図（ｄ）ステップ■、■］　この
特定ビットが°゛１°゛のときは共有メモリ１６′に相
手側の受信バッファフルフラグをセットし［第３図（ｄ
）ステップ■］、そうでないときはこのフラグをすセッ
トする［第３図（ｄ）ステップ■］。これにより、ＣＣ
Ｅ１’側では、ＣＣＥｌ側にデータを送信できる状態に
なる。

第４図は、上述のＣＣＥｌ側の受信ＣＰＵ１３の動作シ
ーケンスを示す説明図である。

以上説明したように、ＣＣＥＩ’側でＣＣＥＩ側の受信
バッファ６のデータ格納状態を監視することにより、こ
の受信バッファ６のオーバーランを防止することが可能
になる。

尚、上記実施例においては、第３図（ａ）に示したよう
に、ＣＣＥ　ｌ側で受信バッファフルフラグが立ってい
て、上位装置から送信命令があった場合は、相手側の受
信バッファがデータで満たされている旨のステータスを
上位装置に報告し、これにより上位装置は送信命令の送
出を再試行する構成にした。この場合、上位装置に上述
の報告をする一方で、別のフラグを更に設定しておき、
相手側受信バッファ６が第２規定値以下になり、従って
受信バッファフルフラグがリセットされたとき、この別
のフラグにより当該上位装置に対して相手側受信バッフ
ァが空いた旨を割込みにより通知する手段を設けてもよ
い。

（発明の効果）以上説明した本発明の通信制御装置は、受信バッファに
受信データが所定値以上溝たされたとき、これを示すフ
ラグをセットして相手側に送信し、このフラグの状態に
より相手側からデータを送信する手段を設けることによ
り、受信バッファがフル状態になることに起因するデー
タフレーム落ちを容易に避けることができる。従ってフ
レーム落ちによる上位装置のデータ再送プロトコルを省
略でき、回線を効率よく利用できる効果がある。

【図面の簡単な説明】

第１図は本発明の通信制御装置の一実施例を示すブロッ
ク図、第２図は送信フレームのフォーマットを示すブロ
ック図、第３図（ａ）乃至（ｄ）は第１図の実施例の動
作を説明するフローチャート、第４図は第１図の実施例
の受信ＣＰＵの動作シーケンスを説明する図、第５図は
従来の通信制御装置を示すブロック図である。１．１′・・・通信制御装置（ＣＣＥ）、３．３′・・
・（全二重式）通信回線、５．５′・・・送信バッファ
、６．６′・・・受信バッファ、７．７′・・・送信制御部、１２．１２′・・・送信ＣＰＵ。１３．１３′・・・受信ｃｐｕ。４１〜４ｎ、４１’　〜４ｎ　　−ＣＰＵ。第４図第１図の装置の動作フローチャート第３図（Ｃ）第１図の装置の動作フローチャート第３図（ｄ　）

Claims

【特許請求の範囲】上位装置にそれぞれ接続され、かつ互いに通信回線を介
して接続され、前記上位装置からの指令に従ってそれら
の間のデータの送受信を制御する通信制御装置において
、前記上位装置からの指令によりデータを受信し、一時格
納する受信バッファと、この受信バッファに第１規定値以上の受信データが格納
されたとき、受信バッファの格納データが第１規定値以
上であることを示す受信バッファフル連絡フラグをセッ
トし、前記第１規定値より小さな第２規定値以下になっ
たとき前記受信バッファフル連絡フラグをリセットする
手段と、前記上位装置から送信命令を受け送信フレーム
を送出するとき、前記受信バッファフル連絡フラグを検
査し、該フラグが立っているときは前記送信フレームの
制御部の所定ビットを“１”にセットし、該フラグが立
っていないときは“０”をセットして送信フレームを送
出するフラグ設定手段と、前記送信フレームを受信し、その制御部の所定ビットが
“１”のときは前記受信バッファに前記規定値以上の受
信データが格納されている旨を示す受信バッファフルフ
ラグを設定し、“０”のときは該フラグをリセットする
手段と、上位装置から送信命令を受けたとき、前記受信バッファ
フルフラグを検査し、該フラグが立っているときは、送
信すべきデータを前記上位装置から受取らず、この上位
装置に前記受信バッファが前記第１規定値以上のデータ
を格納している旨を報告する手段とを備えたことを特徴
とする通信制御装置。