JPH0265138A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0265138A JPH0265138A JP63215381A JP21538188A JPH0265138A JP H0265138 A JPH0265138 A JP H0265138A JP 63215381 A JP63215381 A JP 63215381A JP 21538188 A JP21538188 A JP 21538188A JP H0265138 A JPH0265138 A JP H0265138A
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- gate insulating
- insulating film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分ＩＩｊ］
本発明は、薄膜トランジスタの製造方法に関し、特に工
程途中の処理温度が低温でも自己整合が可能なＮ膜トラ
ンジスタの製造方法に関する。
程途中の処理温度が低温でも自己整合が可能なＮ膜トラ
ンジスタの製造方法に関する。
［従来の技術］
薄膜トランジスタをスイッチング素子に使った。
アクティブマトリクス型液晶デイスプレィや、簿膜トラ
ンジスタをシフトレジスタ素子などに使ったイメージセ
ンサ等は、情報化社会のニーズに応えて、画面や読取シ
サイズの大型化が進められている。これらの薄膜トラン
ジスタは現在のところ比較的大きなシリコン基板や石英
基板などの表面に形成されているが、もっと面積が大き
く低価格なガラス基板が使えるならば、充分にニーズに
対応できるであろう。ところで、従来の薄膜トランジス
タの製造方法は、例えば、単結＆シリコン（０−Ｓｉ）
あるいは多結晶シリコ’、ｔ （ｐｏｌｙ −Ｓ ｉ）
などの材料より成るものは、ソース領域およびドレイン
領域がゲート絶縁膜に対し自己整合するように、ゲート
絶縁膜などをマスクとしてイオン注入法あるいは熱拡散
法によりソース領域、ドレイン領域に所定の不純物を導
入する工程を含んでいる。また、非晶質シリコン（α−
５Ｌ）材料より成る％Ｊ膜トランジスタの製造方法は、
最初ゲート１！極およびゲート絶縁膜を形成したのち能
動層を形成するといった自己整合が不可能な工程を含ん
でいた。
ンジスタをシフトレジスタ素子などに使ったイメージセ
ンサ等は、情報化社会のニーズに応えて、画面や読取シ
サイズの大型化が進められている。これらの薄膜トラン
ジスタは現在のところ比較的大きなシリコン基板や石英
基板などの表面に形成されているが、もっと面積が大き
く低価格なガラス基板が使えるならば、充分にニーズに
対応できるであろう。ところで、従来の薄膜トランジス
タの製造方法は、例えば、単結＆シリコン（０−Ｓｉ）
あるいは多結晶シリコ’、ｔ （ｐｏｌｙ −Ｓ ｉ）
などの材料より成るものは、ソース領域およびドレイン
領域がゲート絶縁膜に対し自己整合するように、ゲート
絶縁膜などをマスクとしてイオン注入法あるいは熱拡散
法によりソース領域、ドレイン領域に所定の不純物を導
入する工程を含んでいる。また、非晶質シリコン（α−
５Ｌ）材料より成る％Ｊ膜トランジスタの製造方法は、
最初ゲート１！極およびゲート絶縁膜を形成したのち能
動層を形成するといった自己整合が不可能な工程を含ん
でいた。
［発明が解決しようとする課題］
これら゛の従来技術には次に列記するような重要な間須
点がある。すなわち、 （１） イオン注入法あるいは熱拡散法などの不純物導
入技術は、不純物の活性化のために基板温度を１０００
℃付近の高温でアニールする工程が必要であるが、この
とき耐熱性基板を使っても、温度サイクルによりて基板
が伸縮し、その結果パターンの位置ずれが起こりバター
ニングの精度が悪化してしまう。
点がある。すなわち、 （１） イオン注入法あるいは熱拡散法などの不純物導
入技術は、不純物の活性化のために基板温度を１０００
℃付近の高温でアニールする工程が必要であるが、この
とき耐熱性基板を使っても、温度サイクルによりて基板
が伸縮し、その結果パターンの位置ずれが起こりバター
ニングの精度が悪化してしまう。
（２） 高温アニ・−ルに耐え得る耐熱性基板で透明
なものは石英基板などがあるが、これらの基板サイズに
は限界があり、価格も非常に高価である。
なものは石英基板などがあるが、これらの基板サイズに
は限界があり、価格も非常に高価である。
画面サイズ１０インチ以上の液晶デイスプレィ用のアク
ティブ基板としては、７０５９ガラス基板（コーニング
社製）や０Ａ−２ガラス基板（日本電気製）などがある
が・これらの耐熱性は６００°Ｃ前後が限界であり、前
述のような高温アニールを伴う工程には使用不可能であ
る。
ティブ基板としては、７０５９ガラス基板（コーニング
社製）や０Ａ−２ガラス基板（日本電気製）などがある
が・これらの耐熱性は６００°Ｃ前後が限界であり、前
述のような高温アニールを伴う工程には使用不可能であ
る。
（３） α−３１のように４００°Ｃ以下の低温工程
では前述のガラス基板が使えるが、自己整合化ができな
いため、素子特性がばらついた菫、寄生容量が多くなる
。
では前述のガラス基板が使えるが、自己整合化ができな
いため、素子特性がばらついた菫、寄生容量が多くなる
。
などの８１１題がありた。
そこで本発明は、上述したような課題を解決するだめの
もので、その目的とするところは、耐熱温度の低い大き
なガラス基板上に素子特性の良好なｐｏｌｙ −Ｓ ｉ
あるいは０−３ｉ材料の薄膜トランジスタを自己整
合して形成できる薄膜トランジスタの製造方法を提供す
るところにある。
もので、その目的とするところは、耐熱温度の低い大き
なガラス基板上に素子特性の良好なｐｏｌｙ −Ｓ ｉ
あるいは０−３ｉ材料の薄膜トランジスタを自己整
合して形成できる薄膜トランジスタの製造方法を提供す
るところにある。
［課題を解決するための手段］
本発明のＨ膜トランジスタの製造方法は、絶縁性基板上
に形成された絶縁ゲート型構造を有する薄膜トランジス
タの製造方法において、絶縁性基板表面にトランジスタ
の能動層を形成する工程と、前記能動層のチャネル領域
表面にゲート絶縁膜を形成する工程と、少なくも前記能
動層のソース領域およびドレイン領域に前記ゲート絶縁
膜をマスクとして導電層を形成する工程を含むことを特
徴とする。
に形成された絶縁ゲート型構造を有する薄膜トランジス
タの製造方法において、絶縁性基板表面にトランジスタ
の能動層を形成する工程と、前記能動層のチャネル領域
表面にゲート絶縁膜を形成する工程と、少なくも前記能
動層のソース領域およびドレイン領域に前記ゲート絶縁
膜をマスクとして導電層を形成する工程を含むことを特
徴とする。
［実施例コ
本発明を実施例に基づきさらに詳述する。
（実施例−１）
本発明の第１の実施例として自己整合に蒸着法を用いた
薄膜トランジスタの製造方法について述べる。第１図は
本発明の第１の実施例を説明するもので、蒸着法を用い
た簿膜トランジスタの製造工程を示す基板断面図である
。第１図（α）は薄嘆堆積後の基板断面図でＱ″）αム
ー２ガラス基板１０１０表面に３ｏｏＸのノンドープｐ
ｏｌｙ −３１層１０２．１ｓｏｏＫの二酸化シリコン
（Ｓｉｎ、）層１０５．１ｏｏｏＬのリン（Ｐ）ドープ
のｎ＋−ｐｏｌｙ −Ｓ １層１０４を順次ｌａ層して
いる。これらの薄膜の堆積には減圧ＯＶＤ法を利用し、
ガラス基板を６００℃として、モノシランガス（ＳｉＨ
４）、酸素（ＯＸ）ｔホスフィン（ＰＨｓ）およびキャ
リアガスのヘリウムを原料とし、連続的に堆積を行なっ
た。第１図（Ａ）はゲート絶縁膜形成後の基板断面図で
、ノンドープｐｏｌｙ −Ｓ １層１０２を島状にエツ
チングして能動層１０５を形成し、その中央付近のチャ
ネル領域の表面にゲート絶縁膜１０６を形成し、その表
面にｎ −ｐｏｌｙ −Ｓ １層より成る庇１０７を形
成している。ここで、ゲート絶縁膜１０６の幅および長
さを庇１０７のそれらより小さクシ、ゲート絶縁膜の四
方の側壁が庇のそれらよりも内側に入り込んでいる。こ
の構造は、庇１０７を形成したあと、ＳＬ、０２のエツ
チング時間を長めにすることで作製できる。第１、図（
ｃ）は、導電層を形成したのちの基板断面図である。基
板表面の上方向上りＡｔ金属を真空蒸着しＡ、４金属層
１０８を堆積している。このとき蒸着で飛来するＡｔビ
ームは基板面にほぼ垂直であり、庇１０７の突起部下部
の能動層あるいは、ゲート絶縁膜１０６の側面などには
堆積せず、ゲート電極となり５る庇１０７と底表面のＡ
ｔ金属層はソース領域あるいはドレイン領域のＡ／、金
属層と電気的に完全に分離している。ソース領域とドレ
イン領域に堆積したＡｔ金属層はゲート絶縁膜１０６お
よびその表面の庇１０７によりてマスクされ形成される
ので自己整合である。なおＡｔ金属層１０８の層厚は、
ゲート絶縁膜より薄くして、約１ｏｏｏＸである。第１
図（ｄ）はソース金属層１０９．ドレイン金属層１１０
．ゲート金属Ｊ５１１１を形成したのちの基板断面図で
ある。
薄膜トランジスタの製造方法について述べる。第１図は
本発明の第１の実施例を説明するもので、蒸着法を用い
た簿膜トランジスタの製造工程を示す基板断面図である
。第１図（α）は薄嘆堆積後の基板断面図でＱ″）αム
ー２ガラス基板１０１０表面に３ｏｏＸのノンドープｐ
ｏｌｙ −３１層１０２．１ｓｏｏＫの二酸化シリコン
（Ｓｉｎ、）層１０５．１ｏｏｏＬのリン（Ｐ）ドープ
のｎ＋−ｐｏｌｙ −Ｓ １層１０４を順次ｌａ層して
いる。これらの薄膜の堆積には減圧ＯＶＤ法を利用し、
ガラス基板を６００℃として、モノシランガス（ＳｉＨ
４）、酸素（ＯＸ）ｔホスフィン（ＰＨｓ）およびキャ
リアガスのヘリウムを原料とし、連続的に堆積を行なっ
た。第１図（Ａ）はゲート絶縁膜形成後の基板断面図で
、ノンドープｐｏｌｙ −Ｓ １層１０２を島状にエツ
チングして能動層１０５を形成し、その中央付近のチャ
ネル領域の表面にゲート絶縁膜１０６を形成し、その表
面にｎ −ｐｏｌｙ −Ｓ １層より成る庇１０７を形
成している。ここで、ゲート絶縁膜１０６の幅および長
さを庇１０７のそれらより小さクシ、ゲート絶縁膜の四
方の側壁が庇のそれらよりも内側に入り込んでいる。こ
の構造は、庇１０７を形成したあと、ＳＬ、０２のエツ
チング時間を長めにすることで作製できる。第１、図（
ｃ）は、導電層を形成したのちの基板断面図である。基
板表面の上方向上りＡｔ金属を真空蒸着しＡ、４金属層
１０８を堆積している。このとき蒸着で飛来するＡｔビ
ームは基板面にほぼ垂直であり、庇１０７の突起部下部
の能動層あるいは、ゲート絶縁膜１０６の側面などには
堆積せず、ゲート電極となり５る庇１０７と底表面のＡ
ｔ金属層はソース領域あるいはドレイン領域のＡ／、金
属層と電気的に完全に分離している。ソース領域とドレ
イン領域に堆積したＡｔ金属層はゲート絶縁膜１０６お
よびその表面の庇１０７によりてマスクされ形成される
ので自己整合である。なおＡｔ金属層１０８の層厚は、
ゲート絶縁膜より薄くして、約１ｏｏｏＸである。第１
図（ｄ）はソース金属層１０９．ドレイン金属層１１０
．ゲート金属Ｊ５１１１を形成したのちの基板断面図で
ある。
Ａｔ金属層をシンタリングしたのちのフォトエツチング
法により、Ａｔ金属層をパターン化した。
法により、Ａｔ金属層をパターン化した。
第１図（ｉは完成した薄膜トランジスタの基板断面図で
ある。基板表面に感光性ポリイミドを塗布したのち、コ
ンタクトホールを開Ｉｔ、４００℃でキュアを行なって
パッシベーションｆＮ１１２．！：した。その後Ａ ７
＝金属を蒸着してパターニングしソース電極１１３．ド
レイン電極１１４およびゲート？Ｉ！極１１５を形成し
た。
ある。基板表面に感光性ポリイミドを塗布したのち、コ
ンタクトホールを開Ｉｔ、４００℃でキュアを行なって
パッシベーションｆＮ１１２．！：した。その後Ａ ７
＝金属を蒸着してパターニングしソース電極１１３．ド
レイン電極１１４およびゲート？Ｉ！極１１５を形成し
た。
このようにして作製した薄膜トランジスタは、エンハン
スメント型のルチャネル特性を示し、電子の電解効果移
動度が１８ ｄ／Ｖ−Ｅｌ 、 ０Ｎ１０Ｆ’ＩＰ比は
６桁以上を示した。
スメント型のルチャネル特性を示し、電子の電解効果移
動度が１８ ｄ／Ｖ−Ｅｌ 、 ０Ｎ１０Ｆ’ＩＰ比は
６桁以上を示した。
なお、本実施例においては能動層にｐｏ’Ｌｙ −Ｓｉ
材料を用いたが、これに限らす０−３ｉでも良いまた、
ゲート絶縁膜材料としてシリコン窒化膜やアルミナ等も
使用できる。庇は導電体であれば良く他の半導体材料や
金属でも良い。
材料を用いたが、これに限らす０−３ｉでも良いまた、
ゲート絶縁膜材料としてシリコン窒化膜やアルミナ等も
使用できる。庇は導電体であれば良く他の半導体材料や
金属でも良い。
（実施例−２）
本発明の第２の実施例として自己整合の手段として選択
堆積法を用いた薄膜トランジスタの製造方法について述
べる。第２図は本発明の第二の実施例を説明するもので
、選択堆積法によるＮ膜トランジスタの製造方法を示す
基板断面図である。
堆積法を用いた薄膜トランジスタの製造方法について述
べる。第２図は本発明の第二の実施例を説明するもので
、選択堆積法によるＮ膜トランジスタの製造方法を示す
基板断面図である。
第２図（α）は薄膜堆積後の基板断面図であり、構造お
よび堆積方法は実施例−１で述べた第１図（α）のもの
と同様である。第２図（ｂ）はゲート絶縁膜形成後の基
板断面図で、／ンドープｐｏｌｙ−ｓ１層２０２を島状
にエツチングして能動層２０５を形成し、その後エツチ
ングによって能動層２０５の中央付近にゲート絶縁膜２
０６およびゲート電極２０７を形成する。第２図（Ｃ）
はｎ＋型ｐｏｌｙ −Ｓｉ膜２０８がソース領域、ドレ
イン領域およびゲート電極のｐｏｌｙ−８ｉ 表面に
のみ選択的に堆積している。ｐｏｌｙ −Ｓｉ膜の選択
的な堆積方法は次の様である。まず、第２図（ｂ）に示
す基板を減圧（ＩＶＤ装置にセットし、３ Ｔ＋）ｒｒ
の減圧下で基板表面を不活性ガスで十分にパージす
るパージ終了後、同減圧下で基板を６００℃に加熱し、
プロセスガスな導入する。プロセスガスハ初め不活性ガ
スで稀釈された塩化水素（ＨＯｌ）ガスを導入し、次に
それに加えて、不活性ガスで希釈されたジクロルシラン
（５ｉＨ２ｃ１２ ）ガスおよびＰＨ，ガスを導入する
。ジクロルシラ、ンガスが導入されるとｐｏｌｙ −Ｓ
ｉ膜が下地のｐｏ：Ｌｙ −Ｓｉ表面にのみ堆積し、ガ
ラス基板あるいはＳｉＯ□膜上には堆積しない、いわゆ
る選択堆積が起こるこのときＰＨ，が熱分解されてｐｏ
１ｙ ！Ｅ ｌ膜内にＰがドーピングされ高濃度の
ｎ 型ｐｏｌｙ −Ｓｉ膜が形成されるのである。選択
堆積したｎ＋型ｐｏｌｙ −Ｓｉ膜の膜厚はゲート絶縁
膜の厚みよりも薄（形成し、ソース領域部あるいはドレ
イン領域部がゲート電極部と短絡しないよう注意しなけ
ればならない。第２図（ｄ）は完成した薄膜トランジス
タの断面図である。選択堆積後の基板表面に層間絶縁膜
としてＳ ｉ Ｏ，膜２０９をスパッタにて形成し、コ
ンタクトホールな開けたのち、蒸着したＡｔ金属にてソ
ース電極２１０．ドレイン電極２１１およびゲート電極
２１２を形成しているＡｔ金属とｎ 型ｐｏ １ｙ−８
ｉ膜は５００℃でシンタリングを行なってオーミック接
続をとった。
よび堆積方法は実施例−１で述べた第１図（α）のもの
と同様である。第２図（ｂ）はゲート絶縁膜形成後の基
板断面図で、／ンドープｐｏｌｙ−ｓ１層２０２を島状
にエツチングして能動層２０５を形成し、その後エツチ
ングによって能動層２０５の中央付近にゲート絶縁膜２
０６およびゲート電極２０７を形成する。第２図（Ｃ）
はｎ＋型ｐｏｌｙ −Ｓｉ膜２０８がソース領域、ドレ
イン領域およびゲート電極のｐｏｌｙ−８ｉ 表面に
のみ選択的に堆積している。ｐｏｌｙ −Ｓｉ膜の選択
的な堆積方法は次の様である。まず、第２図（ｂ）に示
す基板を減圧（ＩＶＤ装置にセットし、３ Ｔ＋）ｒｒ
の減圧下で基板表面を不活性ガスで十分にパージす
るパージ終了後、同減圧下で基板を６００℃に加熱し、
プロセスガスな導入する。プロセスガスハ初め不活性ガ
スで稀釈された塩化水素（ＨＯｌ）ガスを導入し、次に
それに加えて、不活性ガスで希釈されたジクロルシラン
（５ｉＨ２ｃ１２ ）ガスおよびＰＨ，ガスを導入する
。ジクロルシラ、ンガスが導入されるとｐｏｌｙ −Ｓ
ｉ膜が下地のｐｏ：Ｌｙ −Ｓｉ表面にのみ堆積し、ガ
ラス基板あるいはＳｉＯ□膜上には堆積しない、いわゆ
る選択堆積が起こるこのときＰＨ，が熱分解されてｐｏ
１ｙ ！Ｅ ｌ膜内にＰがドーピングされ高濃度の
ｎ 型ｐｏｌｙ −Ｓｉ膜が形成されるのである。選択
堆積したｎ＋型ｐｏｌｙ −Ｓｉ膜の膜厚はゲート絶縁
膜の厚みよりも薄（形成し、ソース領域部あるいはドレ
イン領域部がゲート電極部と短絡しないよう注意しなけ
ればならない。第２図（ｄ）は完成した薄膜トランジス
タの断面図である。選択堆積後の基板表面に層間絶縁膜
としてＳ ｉ Ｏ，膜２０９をスパッタにて形成し、コ
ンタクトホールな開けたのち、蒸着したＡｔ金属にてソ
ース電極２１０．ドレイン電極２１１およびゲート電極
２１２を形成しているＡｔ金属とｎ 型ｐｏ １ｙ−８
ｉ膜は５００℃でシンタリングを行なってオーミック接
続をとった。
本実施例においては、ＰＨ３ガスを導入したｎ＋型ｐｏ
ｌｙ Ｓｉ膜を選択堆積したが、これに限らず例えば
ジボラン（ＢｚＨａ）ガスを導入したｐ＋型ｐｏｌｙ
−Ｓｉ膜を選択堆積した薄膜トランジスタを製造するこ
とも可能である。
ｌｙ Ｓｉ膜を選択堆積したが、これに限らず例えば
ジボラン（ＢｚＨａ）ガスを導入したｐ＋型ｐｏｌｙ
−Ｓｉ膜を選択堆積した薄膜トランジスタを製造するこ
とも可能である。
第３図は本実施例の応用で、同一基板上にｎチャネル型
薄膜トランジスタとｐチャネル型ｇ［トランジスタを形
成した基板断面図である。ガラス基板上での０Ｍ０Ｓロ
ジツク回路の構成を意図したものである。０Ａ−２ガラ
ス基板３０１上にｎチャネル簿膜トランジスタ３０２と
ｐチャネル簿膜トランジスタ５０３を形成している。両
薄膜トランジスタの能動部３０４．ゲート絶縁膜３０５
、ゲート電極３０６９層間絶縁膜３０９および電極５１
０は同一工程で形成し、ｎ 型ｐＯ１ｙ −Ｓｉ膜３０
７とｐ 型ｐｏｌｙ −Ｓｉ膜３０８はそれぞれ別工程
で形成した。すなわち、同一工程のものは前述の第２図
で示したそれぞれの工程と同じであり、別工程のものは
、ｎ＋型１）０１７−８ｉｐを形成するどきはｐチャネ
ル薄膜トランジスタ領域を、ｐ＋型ｐｏｌｙ −Ｓｉ膜
を形成するときはｎチャネル薄膜トランジスタ領域をそ
れぞれパッシベーション膜で保護した。
薄膜トランジスタとｐチャネル型ｇ［トランジスタを形
成した基板断面図である。ガラス基板上での０Ｍ０Ｓロ
ジツク回路の構成を意図したものである。０Ａ−２ガラ
ス基板３０１上にｎチャネル簿膜トランジスタ３０２と
ｐチャネル簿膜トランジスタ５０３を形成している。両
薄膜トランジスタの能動部３０４．ゲート絶縁膜３０５
、ゲート電極３０６９層間絶縁膜３０９および電極５１
０は同一工程で形成し、ｎ 型ｐＯ１ｙ −Ｓｉ膜３０
７とｐ 型ｐｏｌｙ −Ｓｉ膜３０８はそれぞれ別工程
で形成した。すなわち、同一工程のものは前述の第２図
で示したそれぞれの工程と同じであり、別工程のものは
、ｎ＋型１）０１７−８ｉｐを形成するどきはｐチャネ
ル薄膜トランジスタ領域を、ｐ＋型ｐｏｌｙ −Ｓｉ膜
を形成するときはｎチャネル薄膜トランジスタ領域をそ
れぞれパッシベーション膜で保護した。
以上の実施例に述べた薄膜トランジスタの製造方法は、
アクティブマトリクス型液晶デイスプレィや、プラズマ
デイスプレィ、イメージセンサなどの画素のスイッチン
グトランジスタや、ドライバ用０ＭＯ３回路を構成する
トランジスタの製造方法として利用できるものである。
アクティブマトリクス型液晶デイスプレィや、プラズマ
デイスプレィ、イメージセンサなどの画素のスイッチン
グトランジスタや、ドライバ用０ＭＯ３回路を構成する
トランジスタの製造方法として利用できるものである。
［発明の効果コ
本発明には以上に列記するような格別なる発明の効果が
ある。
ある。
（１）６００℃以下の低温においてセルファラインが可
能であるので、安価で大面積のガラス基板が使え、しか
も特性の優れた薄膜トランジスタが製造できろ。
能であるので、安価で大面積のガラス基板が使え、しか
も特性の優れた薄膜トランジスタが製造できろ。
（２） セルファライン化が可能になり、基板の伸縮
によるアライメント精度の許容範囲が広まったので、製
造歩留りが向上する。
によるアライメント精度の許容範囲が広まったので、製
造歩留りが向上する。
（３） セルファライン化が可能であるから、入力容
量の小さな薄膜トランジスタが形成でき、そのため、ロ
ジック回路等を構成した場合に、動作速度を大きく向上
できる。
量の小さな薄膜トランジスタが形成でき、そのため、ロ
ジック回路等を構成した場合に、動作速度を大きく向上
できる。
第１図（α）〜ＣＩ＝）は本発明の第一の実施例を説明
するもので、蒸着法を用いた薄膜トランジスタの製造工
程を示す基板断面図である。 第２図（α）〜（ｄ）は本発明の第二の実施例を説明す
るもので、選択堆積法による薄膜トランジスタの製造方
法を示す基板断面図である。 第５図は本実施例の応用で、同一基板上にｎチャネル型
薄膜トランジスタとｐチャネル型簿膜トランジスタを形
成した基板断面図である。 １０１．２０１・・・・・・ガラス基板１０５．２０５
・・・・・・能動層 １０６．２０６・・・・・・ゲート絶縁膜１０７
・・・・・・庇 １０８ ・・・・・・Ａｔ金属層１０９
・・・・・・ンース金属層１１０ ・・・
・・・ドレイン金属層１１１ ・・・・・・ゲー
ト金属層２０８．５０７・・・・・・ｎ十型ｐｏｌｙ
−Ｓｉ膜５０Ｂ ・・・・・・ｐ 型ｐｏｌｙ
−Ｓｉ膜第す図
するもので、蒸着法を用いた薄膜トランジスタの製造工
程を示す基板断面図である。 第２図（α）〜（ｄ）は本発明の第二の実施例を説明す
るもので、選択堆積法による薄膜トランジスタの製造方
法を示す基板断面図である。 第５図は本実施例の応用で、同一基板上にｎチャネル型
薄膜トランジスタとｐチャネル型簿膜トランジスタを形
成した基板断面図である。 １０１．２０１・・・・・・ガラス基板１０５．２０５
・・・・・・能動層 １０６．２０６・・・・・・ゲート絶縁膜１０７
・・・・・・庇 １０８ ・・・・・・Ａｔ金属層１０９
・・・・・・ンース金属層１１０ ・・・
・・・ドレイン金属層１１１ ・・・・・・ゲー
ト金属層２０８．５０７・・・・・・ｎ十型ｐｏｌｙ
−Ｓｉ膜５０Ｂ ・・・・・・ｐ 型ｐｏｌｙ
−Ｓｉ膜第す図
Claims (1)
- （１）絶縁性基板上に形成された絶縁ゲート型構造を有
する薄膜トランジスタの製造方法において、絶縁性基板
表面にトランジスタの能動層を形成する工程と、前記能
動層のチャネル領域表面にゲート絶縁膜を形成する工程
と、少なくも前記能動層のソース領域およびドレイン領
域に前記ゲート絶縁膜をマスクとして導電層を形成する
工程を含むことを特徴とする薄膜トランジスタの製造方
法（２）前記導電層を形成する工程に、選択的堆積工程
を含むことを特徴とする請求項第１項記載の薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215381A JPH0265138A (ja) | 1988-08-30 | 1988-08-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215381A JPH0265138A (ja) | 1988-08-30 | 1988-08-30 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0265138A true JPH0265138A (ja) | 1990-03-05 |
Family
ID=16671357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63215381A Pending JPH0265138A (ja) | 1988-08-30 | 1988-08-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0265138A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1988
- 1988-08-30 JP JP63215381A patent/JPH0265138A/ja active Pending
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