JPH02189935A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH02189935A JPH02189935A JP1028089A JP1028089A JPH02189935A JP H02189935 A JPH02189935 A JP H02189935A JP 1028089 A JP1028089 A JP 1028089A JP 1028089 A JP1028089 A JP 1028089A JP H02189935 A JPH02189935 A JP H02189935A
- Authority
- JP
- Japan
- Prior art keywords
- source
- semiconductor layer
- drain
- region
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は薄膜トランジスタの製造方法に関し、特にコ
プレーナ型の薄膜トランジスタのソース。
プレーナ型の薄膜トランジスタのソース。
ドレイン領域の形成方法に関するものであり、本薄膜ト
ランジスタは液晶平面デイスプレィ、密着イメージセン
サ−及び薄膜サーマルヘッド等に適用できるものである
。
ランジスタは液晶平面デイスプレィ、密着イメージセン
サ−及び薄膜サーマルヘッド等に適用できるものである
。
第２図（ａ） 〜（ｄ）は例えば特開昭６１−１００９
６７号公報に示された従来の多結晶Ｓｔを用いた薄膜ト
ランジスタの製造方法による各製造工程を示す断面図で
ある。図において、■は能動領域半導体層、２はソース
／ドレイン領域半導体層、３はゲート絶縁膜、４はゲー
ト電極、５はソース／ドレイ、ン電極、６はコンタクト
ホール、７は絶縁基板、８はトランジスタ島である。
６７号公報に示された従来の多結晶Ｓｔを用いた薄膜ト
ランジスタの製造方法による各製造工程を示す断面図で
ある。図において、■は能動領域半導体層、２はソース
／ドレイン領域半導体層、３はゲート絶縁膜、４はゲー
ト電極、５はソース／ドレイ、ン電極、６はコンタクト
ホール、７は絶縁基板、８はトランジスタ島である。
次に薄膜トランジスタの作製方法について説明する。第
２図（ａ）に示すように、まず絶縁基板７」−に例えば
多結晶Ｓｉ膜を減圧化学気相成長法で成膜し、次いで写
真製版法でバターニングを行ないトランジスタ領域なる
Ｓｉ島８を作る。そして、ゲーＩ・絶縁膜３を例えば熱
酸化法で作製し、その後、デー１〜電極として用いる例
えば多結晶Ｓｉ膜を減圧化学気相成長法で成膜し、写真
製版法でデー１−電極４を形成する（第２図（ｂ））。
２図（ａ）に示すように、まず絶縁基板７」−に例えば
多結晶Ｓｉ膜を減圧化学気相成長法で成膜し、次いで写
真製版法でバターニングを行ないトランジスタ領域なる
Ｓｉ島８を作る。そして、ゲーＩ・絶縁膜３を例えば熱
酸化法で作製し、その後、デー１〜電極として用いる例
えば多結晶Ｓｉ膜を減圧化学気相成長法で成膜し、写真
製版法でデー１−電極４を形成する（第２図（ｂ））。
次いで、ドーピングするボロン（Ｂ）、リン（Ｐ）等の
不純物をイオン打ち込みし、ソース／ドレイン領域２を
形成する。ゲート電極４の下にあり、イオン打ち込みさ
れていない多結晶Ｓｉ膜領領域能動領域半導体層１とな
る（第２図（Ｃ））。この後、ドーピングされた不純物
を活性化するために熱アニール処理をする。そして、ケ
ート絶縁膜３中に写真製版法でコンタク１−ホール６を
開け、最後にアルミニウム等よりなるソース／ドレイン
電極５を形成し、薄膜トランジスタを完成する（第２図
（ｄ））。
不純物をイオン打ち込みし、ソース／ドレイン領域２を
形成する。ゲート電極４の下にあり、イオン打ち込みさ
れていない多結晶Ｓｉ膜領領域能動領域半導体層１とな
る（第２図（Ｃ））。この後、ドーピングされた不純物
を活性化するために熱アニール処理をする。そして、ケ
ート絶縁膜３中に写真製版法でコンタク１−ホール６を
開け、最後にアルミニウム等よりなるソース／ドレイン
電極５を形成し、薄膜トランジスタを完成する（第２図
（ｄ））。
また、第３図（ａ）〜（ｅ）は、たとえば文献Ｙ、平井
他“グロー放電多結晶シリコン薄膜トランジスタ”（Ｙ
、 Ｈｉｒａｉ ｅｔ ａｔ、 ”Ｇｌｏｗ ｄｉｓｃ
ｈａｒｇｅ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ５ｉ
ｌｉｃｏｎ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓ
ｔｏｒｓ”、 Ａｐｐｌ。
他“グロー放電多結晶シリコン薄膜トランジスタ”（Ｙ
、 Ｈｉｒａｉ ｅｔ ａｔ、 ”Ｇｌｏｗ ｄｉｓｃ
ｈａｒｇｅ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ５ｉ
ｌｉｃｏｎ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓ
ｔｏｒｓ”、 Ａｐｐｌ。
Ｐｂｙｓ、 Ｌｅｔｔ、 ４２．（１９８３）ｐ７０１
−７０３）に示された他の従来の多結晶Ｓｉを用いた薄
膜トランジスタの製造方法による各工程の断面図である
。図中、第２図と同一符号は同一部分または相当部分を
示し、９はソース／ドレイン領域金属層である。
−７０３）に示された他の従来の多結晶Ｓｉを用いた薄
膜トランジスタの製造方法による各工程の断面図である
。図中、第２図と同一符号は同一部分または相当部分を
示し、９はソース／ドレイン領域金属層である。
次に第３図に示した薄膜トランジスタの作製方法につい
て説明する。まず、絶縁基板７上に能動領域となる多結
晶Ｓｉ膜１及び、ソース／ドレイン領域となる不純物を
ドーピングした多結晶Ｓｉ膜２を例えばプラズマＣＶＤ
法で連続的に形成し、ついでソース／ドレイン領域の抵
抗値を下げるためにソース／ドレイン領域金属層９を成
膜し、ソース／ドレイン領域を不純物をドープした多結
晶Ｓｉ膜と金属層の２層構造とする（第３図（ａ））。
て説明する。まず、絶縁基板７上に能動領域となる多結
晶Ｓｉ膜１及び、ソース／ドレイン領域となる不純物を
ドーピングした多結晶Ｓｉ膜２を例えばプラズマＣＶＤ
法で連続的に形成し、ついでソース／ドレイン領域の抵
抗値を下げるためにソース／ドレイン領域金属層９を成
膜し、ソース／ドレイン領域を不純物をドープした多結
晶Ｓｉ膜と金属層の２層構造とする（第３図（ａ））。
その後、写真製版法でパターン形成を行いＳｉ島８を形
成する（第３図（ｂ））。次いで、写真製版法を用いて
パターン形成し、能動領域半導体層１」ニの不純物ドー
プしたＳｉ膜及び、その上の金属層をエツチングにより
取り除く （第３図（Ｃ））。そしてゲート絶縁膜３を
成膜し、ソース／ドレイン領域上にコンタクトホール６
を写真製版法で形成する（第３図（ｄ））。最後に、ア
ルミニウム等のメタル層を成膜後、写真製版法でゲート
電極４、ソース／ドレイン電極５を同時にパターン形成
し薄膜トランジスタを完成する（第３図（ｅ））。
成する（第３図（ｂ））。次いで、写真製版法を用いて
パターン形成し、能動領域半導体層１」ニの不純物ドー
プしたＳｉ膜及び、その上の金属層をエツチングにより
取り除く （第３図（Ｃ））。そしてゲート絶縁膜３を
成膜し、ソース／ドレイン領域上にコンタクトホール６
を写真製版法で形成する（第３図（ｄ））。最後に、ア
ルミニウム等のメタル層を成膜後、写真製版法でゲート
電極４、ソース／ドレイン電極５を同時にパターン形成
し薄膜トランジスタを完成する（第３図（ｅ））。
次に、この薄膜ｌ・ランジスタの動作について説明する
。ソース／ドレイン電極間に電圧を印加したのち、ゲー
Ｉ・電極４に印加する電圧を変化させると、ゲート電極
４に印加した電圧に応じてゲート絶縁膜３を通じて能動
領域半導体層１のチャンネル領域に誘起される電荷が変
化し、ソース／ドレイン間の抵抗が変化する。このため
、ゲートに印加する電圧に応じて、ソース／ドレイン間
に流れる電流は変化するので、この薄膜トランジスタを
例えばスイッチング素子として使用できる。また、この
不純物をドープした多結晶Ｓｉ膜よりなるソース／ドレ
イン領域２は、能動領域半導体層１とソース／ドレイン
電極５間のオーミックコンタクトを取るためとして、あ
るいはソース／ドレイン電極５から能動領域半導体層１
まで電気を輸送するための配線として用いられ、後者の
目的からソース／ドレイン領域は、低抵抗であることが
要求される。
。ソース／ドレイン電極間に電圧を印加したのち、ゲー
Ｉ・電極４に印加する電圧を変化させると、ゲート電極
４に印加した電圧に応じてゲート絶縁膜３を通じて能動
領域半導体層１のチャンネル領域に誘起される電荷が変
化し、ソース／ドレイン間の抵抗が変化する。このため
、ゲートに印加する電圧に応じて、ソース／ドレイン間
に流れる電流は変化するので、この薄膜トランジスタを
例えばスイッチング素子として使用できる。また、この
不純物をドープした多結晶Ｓｉ膜よりなるソース／ドレ
イン領域２は、能動領域半導体層１とソース／ドレイン
電極５間のオーミックコンタクトを取るためとして、あ
るいはソース／ドレイン電極５から能動領域半導体層１
まで電気を輸送するための配線として用いられ、後者の
目的からソース／ドレイン領域は、低抵抗であることが
要求される。
従来の薄膜トランジスタの製造方法は以上のように構成
されており、第２図の例では、イオン打ち込みした半導
体層２を形成するために不純物のイオン打ち込みとそれ
に続くソース／ドレイン領域の低抵抗化のための不純物
の活性化アニール処理が必要である。イオン打ち込みを
行なうイオンインプランテーション装置は高価であると
ともに、使用可能な基板面積が限られ、かつ活性化のた
めに８００℃程度以上の高温アニールが一般的には必要
となり、高価な石英基板を使用しなければならないとい
った問題があった。
されており、第２図の例では、イオン打ち込みした半導
体層２を形成するために不純物のイオン打ち込みとそれ
に続くソース／ドレイン領域の低抵抗化のための不純物
の活性化アニール処理が必要である。イオン打ち込みを
行なうイオンインプランテーション装置は高価であると
ともに、使用可能な基板面積が限られ、かつ活性化のた
めに８００℃程度以上の高温アニールが一般的には必要
となり、高価な石英基板を使用しなければならないとい
った問題があった。
また第３図の例では、たとえば微結晶Ｓｉからなる不純
物を添加したソース／ドレイン領域半導体層２を、たと
えば多結晶Ｓｉからなる能動領域半導体層１上から取り
除く際に下地の能動領域半導体層１が多結晶であるため
に、その結果、粒界が選択的にエツチングされ表面に凹
凸ができてしまうという問題があった。また、ソース／
ドレイン領域金属層９をチャンネル領域よりエツチング
後、不純物を添加したたとえば微結晶シリコンよりなる
ソース／ドレイン半導体層２をエツチングする際にソー
ス／ドレイン領域金属層９の下にアンダーエツチングが
生じ、ゲート電圧の印加時にソース／ドレイン金属層９
で電界がシールドされるため、アンダーエツチング領域
で電荷の誘起が生ぜず、この部分が電荷に対する抵抗と
なり、実効的なキャリアの移動度を低下させるという問
題があった。また、ドープした多結晶あるいは微結晶Ｓ
ｉのような不純物を添加したソース／ドレイン領域半導
体層２を形成する際に、導電率が高い膜を形成すること
が難しく、第３図に示したように金属層との二重構成に
する必要があった。
物を添加したソース／ドレイン領域半導体層２を、たと
えば多結晶Ｓｉからなる能動領域半導体層１上から取り
除く際に下地の能動領域半導体層１が多結晶であるため
に、その結果、粒界が選択的にエツチングされ表面に凹
凸ができてしまうという問題があった。また、ソース／
ドレイン領域金属層９をチャンネル領域よりエツチング
後、不純物を添加したたとえば微結晶シリコンよりなる
ソース／ドレイン半導体層２をエツチングする際にソー
ス／ドレイン領域金属層９の下にアンダーエツチングが
生じ、ゲート電圧の印加時にソース／ドレイン金属層９
で電界がシールドされるため、アンダーエツチング領域
で電荷の誘起が生ぜず、この部分が電荷に対する抵抗と
なり、実効的なキャリアの移動度を低下させるという問
題があった。また、ドープした多結晶あるいは微結晶Ｓ
ｉのような不純物を添加したソース／ドレイン領域半導
体層２を形成する際に、導電率が高い膜を形成すること
が難しく、第３図に示したように金属層との二重構成に
する必要があった。
この発明は上記のような問題点を解消するためになされ
たものであり、大面積のソース／ドレイン領域を低コス
トで形成できるとともに、ソース／ドレイン領域の抵抗
を低くでき、かつ、チャネル部の界面状態を良好にでき
るコプレーナ型の薄膜トランジスタの製造方法を提供す
ることを目的とする。
たものであり、大面積のソース／ドレイン領域を低コス
トで形成できるとともに、ソース／ドレイン領域の抵抗
を低くでき、かつ、チャネル部の界面状態を良好にでき
るコプレーナ型の薄膜トランジスタの製造方法を提供す
ることを目的とする。
この発明に係る薄膜トランジスタの製造方法は、能動領
域として用いる半導体層、及び、その上に形成されるソ
ース／ドレイン領域として用いる不純物ドーピングされ
た半導体層を非晶質状態で形成し、ついで、能動領域か
らソース／ドレイン領域として用いる不純物ドーピング
された半導体層をエツチングにより除去した後に能動領
域およびソース／ドレイン領域の非晶質半導体層を同時
に結晶化し、多結晶あるいは単結晶のソース／ドレイン
領域を形成するようにしたものである。
域として用いる半導体層、及び、その上に形成されるソ
ース／ドレイン領域として用いる不純物ドーピングされ
た半導体層を非晶質状態で形成し、ついで、能動領域か
らソース／ドレイン領域として用いる不純物ドーピング
された半導体層をエツチングにより除去した後に能動領
域およびソース／ドレイン領域の非晶質半導体層を同時
に結晶化し、多結晶あるいは単結晶のソース／ドレイン
領域を形成するようにしたものである。
本発明によれば、上述の製造方法により薄膜トランジス
タを作製することにより、低抵抗の不純物ドープしたソ
ース／ドレイン領域を形成できるとともに、能動領域半
導体層上の不純物ドープしたソース／ドレイン領域をエ
ツチングする際に下地となる能動領域半導体層に局部的
に発生する、たとえば結晶粒界の選択エツチングのよう
な損傷を低減することができる。
タを作製することにより、低抵抗の不純物ドープしたソ
ース／ドレイン領域を形成できるとともに、能動領域半
導体層上の不純物ドープしたソース／ドレイン領域をエ
ツチングする際に下地となる能動領域半導体層に局部的
に発生する、たとえば結晶粒界の選択エツチングのよう
な損傷を低減することができる。
以下、この発明の一実施例を図について説明する。
第１図（ａｌ〜（ｅ）はこの発明の一実施例による薄膜
トランジスタの製造方法を示す各工程の断面図であり、
図中、１〜８は上記従来装置と同一または相当部分を示
す。
トランジスタの製造方法を示す各工程の断面図であり、
図中、１〜８は上記従来装置と同一または相当部分を示
す。
以下、第１図に示した薄膜トランジスタの作製法につい
て説明する。まず、絶縁基板７上に化学気相蒸着法ある
いは物理蒸着法で、能動半導体層１として例えばアモル
ファスシリコン膜を成膜し、次いで、ソース／ドレイン
領域半導体層２として用いる、Ｂ、ＰあるいはＡｓを不
純物として添加したアモルファスシリコンを、化学気相
蒸着法あるいは物理蒸着法で成膜する（第１図（ａ））
。次いで、写真製版法で能動領域半導体層１及びソース
／ドレイン領域半導体層２をエツチングし、トランジス
タ島８を形成する（第１図（ｂ））。そして、Ｂ、Ｐあ
るいはＡｓを不純物として添加したアモルファスシリコ
ン２を能動領域ｌより例えばＨＦ−ＨＮＯ３−ＣＨ５Ｃ
ＯＯＨの混合液を用いてエツチングした後、５００℃〜
１３００℃、好ましくは５００℃〜８００℃の温度でた
とえば熱アニールすることによって能動領域半導体層１
として用いるアモルファスＳｔ及び、ソース／ドレイン
領域半導体層２として用いる不純物をドーピングしたア
モルファスＳｔを同時に多結晶化する（第１図（Ｃ））
。次いで、ゲート絶縁層３を積層した後、ソース／ドレ
イン領域半導体層２とソース／ドレイン電極５を接続す
るコンタクトホール６をゲート絶縁膜３に開口しく第１
図（ｄ））、その後、ソース／ドレイン電極５、及びゲ
ート電極４を形成する（第１図（ｅ））。
て説明する。まず、絶縁基板７上に化学気相蒸着法ある
いは物理蒸着法で、能動半導体層１として例えばアモル
ファスシリコン膜を成膜し、次いで、ソース／ドレイン
領域半導体層２として用いる、Ｂ、ＰあるいはＡｓを不
純物として添加したアモルファスシリコンを、化学気相
蒸着法あるいは物理蒸着法で成膜する（第１図（ａ））
。次いで、写真製版法で能動領域半導体層１及びソース
／ドレイン領域半導体層２をエツチングし、トランジス
タ島８を形成する（第１図（ｂ））。そして、Ｂ、Ｐあ
るいはＡｓを不純物として添加したアモルファスシリコ
ン２を能動領域ｌより例えばＨＦ−ＨＮＯ３−ＣＨ５Ｃ
ＯＯＨの混合液を用いてエツチングした後、５００℃〜
１３００℃、好ましくは５００℃〜８００℃の温度でた
とえば熱アニールすることによって能動領域半導体層１
として用いるアモルファスＳｔ及び、ソース／ドレイン
領域半導体層２として用いる不純物をドーピングしたア
モルファスＳｔを同時に多結晶化する（第１図（Ｃ））
。次いで、ゲート絶縁層３を積層した後、ソース／ドレ
イン領域半導体層２とソース／ドレイン電極５を接続す
るコンタクトホール６をゲート絶縁膜３に開口しく第１
図（ｄ））、その後、ソース／ドレイン電極５、及びゲ
ート電極４を形成する（第１図（ｅ））。
上記のように構成された薄膜トランジスタにおいては、
能動領域半導体層１及び不純物をドープしたソース／ト
レイン領域半導体層２として、アモルファスシリコンを
成膜後それを熱結晶化することで作製した多結晶シリコ
ンを用いているので、Ｓｉ膜中の結晶粒径は比較的大き
い。また、不純物を添加したアモルファスシリコンを熱
結晶化することで作製した多結晶シリコンを不純物をド
ープしたソース／ドレイン領域半導体層２として用いて
いるので、多結晶Ｓｉ膜の結晶粒径が比較的大きいとと
もに、添加した不純物の活性化効率が高く、低抵抗のソ
ース／ドレイン領域が得られる。
能動領域半導体層１及び不純物をドープしたソース／ト
レイン領域半導体層２として、アモルファスシリコンを
成膜後それを熱結晶化することで作製した多結晶シリコ
ンを用いているので、Ｓｉ膜中の結晶粒径は比較的大き
い。また、不純物を添加したアモルファスシリコンを熱
結晶化することで作製した多結晶シリコンを不純物をド
ープしたソース／ドレイン領域半導体層２として用いて
いるので、多結晶Ｓｉ膜の結晶粒径が比較的大きいとと
もに、添加した不純物の活性化効率が高く、低抵抗のソ
ース／ドレイン領域が得られる。
この結果、ソース／ドレイン領域２の抵抗による電圧降
下を減少させることができ、能動領域半導体層１に形成
されるチャンネル領域に効率よく電圧が印加されるため
、薄膜トランジスタのオン電流は増加する。また熱結晶
化し不純物の活性化効率の高い多結晶半導体をソース／
ドレイン領域として用いる本発明の薄膜トランジスタで
は、不純物によって決まる電導型とは反対の電荷に対し
て障壁が高く、薄膜トランジスタのオフ電流が減少する
。従ってオン電流が増加し、オフ電流が減少するので、
ｌ・ランジスタ応答特性に必要なオン／オフ比を増加で
きることになる。
下を減少させることができ、能動領域半導体層１に形成
されるチャンネル領域に効率よく電圧が印加されるため
、薄膜トランジスタのオン電流は増加する。また熱結晶
化し不純物の活性化効率の高い多結晶半導体をソース／
ドレイン領域として用いる本発明の薄膜トランジスタで
は、不純物によって決まる電導型とは反対の電荷に対し
て障壁が高く、薄膜トランジスタのオフ電流が減少する
。従ってオン電流が増加し、オフ電流が減少するので、
ｌ・ランジスタ応答特性に必要なオン／オフ比を増加で
きることになる。
また、ソース／ドレイン領域半導体層２となる不純物ド
ープした膜を能動領域半導体層１よりエツチングして除
去する際に、両者がアモルファス状態の段階で行って、
その後に結晶化しているため、能動領域半導体層１がエ
ツチング時に、例えば多結晶であった場合と比べ、結晶
粒界の選択エツチングのような不均一なエツチングが起
こりにくくなり、エツチング後の能動領域半導体層１表
面の凹凸を少なくできる。このため、キャリアのゲート
絶縁膜３．能動領域半導体層１界面での散乱が少なくな
り、移動度が極めて向」二する。
ープした膜を能動領域半導体層１よりエツチングして除
去する際に、両者がアモルファス状態の段階で行って、
その後に結晶化しているため、能動領域半導体層１がエ
ツチング時に、例えば多結晶であった場合と比べ、結晶
粒界の選択エツチングのような不均一なエツチングが起
こりにくくなり、エツチング後の能動領域半導体層１表
面の凹凸を少なくできる。このため、キャリアのゲート
絶縁膜３．能動領域半導体層１界面での散乱が少なくな
り、移動度が極めて向」二する。
なお上記実施例では、熱アニール法で結晶化する場合に
ついて述べたが、アモルファスを結晶化するだめの手段
としてレーザーアニール、或いは電子ビームアニールの
ような荷電粒子アニール法を用いても上記実施例と同様
の効果が得られる。
ついて述べたが、アモルファスを結晶化するだめの手段
としてレーザーアニール、或いは電子ビームアニールの
ような荷電粒子アニール法を用いても上記実施例と同様
の効果が得られる。
以上のように本発明の薄膜トランジスタの製造方法によ
れば、能動領域として用いる半導体層、及びその上に形
成されたソース／ドレイン領域として用いる不純物ドー
ピングされた半導体層を非晶質状態で形成し、次いで能
動領域からソース／ドレイン領域として用いる不純物ド
ーピングされた半導体層をエツチングにより除去した後
に能動領域及びソース／ドレイン領域の非晶質半導体層
を同時に結晶化し、多結晶或いは単結晶の能動領域及び
ソース／ドレイン領域を形成するようにしたので、ソー
ス／ドレイン領域の抵抗を低くでき、かつ、チャンネル
部の界面状態が良好な、オン／オフ比の高い薄膜ｌ・ラ
ンジスタが得られ、第３図に示した薄膜トランジスタの
ようにソース／ドレイン領域の抵抗を下げるためのソー
ス／ドレイン金属層を必要とせず、加えて第２図に示し
た薄膜トランジスタのようにイオン打ち込みを行なう必
要がないため、基板面積の大型化が行えるとともに、低
温プロセスで、かつ低コストで薄膜トランジスタの製造
を行なうことができる効果がある。
れば、能動領域として用いる半導体層、及びその上に形
成されたソース／ドレイン領域として用いる不純物ドー
ピングされた半導体層を非晶質状態で形成し、次いで能
動領域からソース／ドレイン領域として用いる不純物ド
ーピングされた半導体層をエツチングにより除去した後
に能動領域及びソース／ドレイン領域の非晶質半導体層
を同時に結晶化し、多結晶或いは単結晶の能動領域及び
ソース／ドレイン領域を形成するようにしたので、ソー
ス／ドレイン領域の抵抗を低くでき、かつ、チャンネル
部の界面状態が良好な、オン／オフ比の高い薄膜ｌ・ラ
ンジスタが得られ、第３図に示した薄膜トランジスタの
ようにソース／ドレイン領域の抵抗を下げるためのソー
ス／ドレイン金属層を必要とせず、加えて第２図に示し
た薄膜トランジスタのようにイオン打ち込みを行なう必
要がないため、基板面積の大型化が行えるとともに、低
温プロセスで、かつ低コストで薄膜トランジスタの製造
を行なうことができる効果がある。
第１図（ａ）〜（ｅ）はこの発明の一実施例による薄膜
トランジスタの製造方法による各主要工程の断面図、第
２図は（ａ）〜（ｄ）はイオン打ち込み法を用いた従来
の薄膜トランジスタの製造方法による各主要工程の断面
図、第３図（ａ）〜（ｅｌはソース／ドレイン金属層を
用いた従来の薄膜１〜ランジスタの製造方法による各主
要工程の断面図である。 図において、１は能動領域半導体層、２はソース／ドレ
イン領域半導体層、３はゲート絶縁層、４はゲート電極
、５はソース／ドレイン電極、６ばコンタク１〜ホール
、７は絶縁基板、８はトランジスタ島である。 なお図中同一符号は同−又は相当部分を示す。
トランジスタの製造方法による各主要工程の断面図、第
２図は（ａ）〜（ｄ）はイオン打ち込み法を用いた従来
の薄膜トランジスタの製造方法による各主要工程の断面
図、第３図（ａ）〜（ｅｌはソース／ドレイン金属層を
用いた従来の薄膜１〜ランジスタの製造方法による各主
要工程の断面図である。 図において、１は能動領域半導体層、２はソース／ドレ
イン領域半導体層、３はゲート絶縁層、４はゲート電極
、５はソース／ドレイン電極、６ばコンタク１〜ホール
、７は絶縁基板、８はトランジスタ島である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）絶縁基板上に形成された能動領域として用いる半
導体層と、 その上に形成されたソース／ドレイン領域として用いる
不純物ドーピングされたソース／ドレイン半導体層と、 その上に形成されたゲート絶縁層と、 その上に形成されたゲート電極と、 上記ソース／ドレイン半導体層に電気的に接続されてい
るソース／ドレイン電極とを有する薄膜トランジスタの
製造方法において、 上記半導体層、及び上記ソース／ドレイン半導体層をと
もに非晶質状態で形成する第１の工程と、上記ソース／
ドレイン半導体層の能動領域の部分をエッチングにより
除去した後に、上記能動領域及びソース／ドレイン領域
の非晶質半導体層を同時に結晶化して、多結晶あるいは
単結晶の能動領域及びソース／ドレイン領域を形成する
第２の工程とを含むことを特徴とする薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028089A JPH02189935A (ja) | 1989-01-18 | 1989-01-18 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028089A JPH02189935A (ja) | 1989-01-18 | 1989-01-18 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189935A true JPH02189935A (ja) | 1990-07-25 |
Family
ID=11745900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028089A Pending JPH02189935A (ja) | 1989-01-18 | 1989-01-18 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189935A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04120738A (ja) * | 1990-09-11 | 1992-04-21 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ作製方法 |
| US6448577B1 (en) | 1990-10-15 | 2002-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with grain boundaries |
| JP2007013084A (ja) * | 2005-06-29 | 2007-01-18 | Lg Phillips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| US8304773B2 (en) | 2007-12-04 | 2012-11-06 | Canon Kabushiki Kaisha | Oxide semiconductor thin-film transistor |
-
1989
- 1989-01-18 JP JP1028089A patent/JPH02189935A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04120738A (ja) * | 1990-09-11 | 1992-04-21 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ作製方法 |
| US6448577B1 (en) | 1990-10-15 | 2002-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with grain boundaries |
| JP2007013084A (ja) * | 2005-06-29 | 2007-01-18 | Lg Phillips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| US8304773B2 (en) | 2007-12-04 | 2012-11-06 | Canon Kabushiki Kaisha | Oxide semiconductor thin-film transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6607949B2 (en) | Method for fabricating polysilicon thin film transistor with improved electrical characteristics | |
| KR100317641B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| US6541323B2 (en) | Method for fabricating polysilicon thin film transistor | |
| JP2700277B2 (ja) | 薄膜トランジスタの作製方法 | |
| KR100930362B1 (ko) | 다결정 실리콘막 형성방법과 이를 포함한박막트랜지스터의 제조방법 | |
| JP3587867B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| US7259103B2 (en) | Fabrication method of polycrystalline silicon TFT | |
| JPH02189935A (ja) | 薄膜トランジスタの製造方法 | |
| KR100713880B1 (ko) | 다결정실리콘 박막트랜지스터의 제조방법 | |
| KR100317639B1 (ko) | 박막 트랜지스터와 액정표시장치 및 그 제조방법 | |
| KR100317640B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| JP3292240B2 (ja) | 薄膜トランジスタ素子及びその製造方法 | |
| JPH11274505A (ja) | 薄膜トランジスタ構造およびその製造方法 | |
| KR100470021B1 (ko) | 실리콘 결정화 방법과 박막트랜지스터 제조방법 | |
| KR100452445B1 (ko) | 다결정 실리콘 박막트랜지스터 제조방법 | |
| KR100489167B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JP2501451B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0360043A (ja) | 半導体薄膜の製造方法およびその半導体薄膜を用いた薄膜トランジスタの製造方法 | |
| KR100452443B1 (ko) | 다결정 실리콘 박막트랜지스터 제조방법 | |
| JPH03114234A (ja) | 薄膜トランジスタ及びその製造方法 | |
| US7060544B2 (en) | Fabricating method of thin film transistor | |
| JP3198378B2 (ja) | 半導体装置の製造方法 | |
| JPH0242719A (ja) | 半導体装置の製造方法 | |
| KR100452446B1 (ko) | 다결정 실리콘 박막트랜지스터 제조방법 | |
| JPH04299571A (ja) | 薄膜トランジスタ |