JPH0265155A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0265155A JPH0265155A JP63217127A JP21712788A JPH0265155A JP H0265155 A JPH0265155 A JP H0265155A JP 63217127 A JP63217127 A JP 63217127A JP 21712788 A JP21712788 A JP 21712788A JP H0265155 A JPH0265155 A JP H0265155A
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- Japan
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- etching
- manufacturing
- semiconductor device
- gaas wafer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、エツチング後の断面形状を改善できるよう
にした半導体装置の製造方法に関するものである。
にした半導体装置の製造方法に関するものである。
第２図（ａ）〜（Ｃ）は、従来の半導体装置の製造方法
を工程にしたがって示した模式断面図である。
を工程にしたがって示した模式断面図である。
図において、（１）は保持板、（２）は表面電極メタル
、（３）はワ、クス、（４）はＧａＡｓウェハ、（５）
はＰＨ３厚めつきである。
、（３）はワ、クス、（４）はＧａＡｓウェハ、（５）
はＰＨ３厚めつきである。
次に製造方法を工程にしたがって説明する。
ＧａＡｓウェハ（４）表面に必要な１ｕ極その他の形成
がすべて終了後、ＧａＡｓウェハ（４）を保持板（１）
に、ワックス（３）を介し、はり付ける。、ＧａＡｓウ
ェハ（４ンを所定厚まで助＜シた後、必要であればバイ
アポールを形成し所定厚のＰＨ３厚めつき（５）を形成
する（第２図（ａ））。ＰＨ５厚めつき（５）をマスク
として、ＧａＡｓウェハ（４）をエツチングし各チップ
間を分離する（第２図（ｔａ。有機溶剤で、ワックス（
３）の除去を行い、各チップを保持板（１）から外しく
第２図（Ｃ）、チップを十分洗浄する。
がすべて終了後、ＧａＡｓウェハ（４）を保持板（１）
に、ワックス（３）を介し、はり付ける。、ＧａＡｓウ
ェハ（４ンを所定厚まで助＜シた後、必要であればバイ
アポールを形成し所定厚のＰＨ３厚めつき（５）を形成
する（第２図（ａ））。ＰＨ５厚めつき（５）をマスク
として、ＧａＡｓウェハ（４）をエツチングし各チップ
間を分離する（第２図（ｔａ。有機溶剤で、ワックス（
３）の除去を行い、各チップを保持板（１）から外しく
第２図（Ｃ）、チップを十分洗浄する。
従来の半導体装置の製造方法は、以上のように行ってい
たので、所定厚のＧａＡｓウェハをエツチングすると、
Ｐ ＨＳ厚めつきとＧａＡｓウェハの界面付近で、異常
に速くエツチングされる場合があり、エツチング断面形
状が大きくはらつくという問題があった。
たので、所定厚のＧａＡｓウェハをエツチングすると、
Ｐ ＨＳ厚めつきとＧａＡｓウェハの界面付近で、異常
に速くエツチングされる場合があり、エツチング断面形
状が大きくはらつくという問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、異常エツチングを押さえ、エツチング断面
形状の制御性の良い製造方法を得ることを目的とする。
れたもので、異常エツチングを押さえ、エツチング断面
形状の制御性の良い製造方法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、エツチングを
中断し、ＰＨ３厚めつきとＧａＡｓウェハとの間の透き
間に耐薬品性材料を充填した後、エツチングを再開継続
させるようにしたものである。
中断し、ＰＨ３厚めつきとＧａＡｓウェハとの間の透き
間に耐薬品性材料を充填した後、エツチングを再開継続
させるようにしたものである。
この発明における半導体装置の製造方法では、エツチン
グ途中で充てんした物が、Ｐ ）ｉ Ｓ厚めつきとＧａ
Ａｓウェハの界面付近をおおい、界面近傍のエツチング
を阻止し、メタル界面の異常エツチングをなくす。
グ途中で充てんした物が、Ｐ ）ｉ Ｓ厚めつきとＧａ
Ａｓウェハの界面付近をおおい、界面近傍のエツチング
を阻止し、メタル界面の異常エツチングをなくす。
以下、この発明の一実施例を図について説明する。第１
図（ａ）〜（ｅ）は半導体装置の製造方法を工程にした
がって示した模式断面図である。
図（ａ）〜（ｅ）は半導体装置の製造方法を工程にした
がって示した模式断面図である。
図において、第２図と同一符号は、同等のものを示し、
（６）はポジ型レジストである。
（６）はポジ型レジストである。
次に動作について説明する。
第２図に示した従来法と同様、保持板（１）にＧａＡｓ
ウェハ（４）をはり付け、ＧａＡｓウェハ（４）を薄く
し、ＰＨ５厚めっき（５）を形成したもの（第１図（ａ
））を、ＰＨ３厚めつき（５）をマスクとして、エツチ
ングする。エツチングを途中で中断しく第１図（ｂ））
、ＰＨ５厚めつき（５）を施した面に、ポジ型レジス
ト（６）を塗布し、ＰＨ３淳めっき（５）をマスクとし
露光後現像処理すると、Ｉ） ＨＳ厚めつき（５）の影
になった裏側部分にのみポジ型レジスト（６ンが残る（
第１図（Ｃ））。エツチングを再開継続し、ＧａＡｓウ
ェハ（４）を各チップに分離する（第１図（ｄ））。有
機溶剤でワックス（３）の除去を行い、各チップを保持
板（１）から外しく第１図（ｅ））、チップを十分洗浄
する。
ウェハ（４）をはり付け、ＧａＡｓウェハ（４）を薄く
し、ＰＨ５厚めっき（５）を形成したもの（第１図（ａ
））を、ＰＨ３厚めつき（５）をマスクとして、エツチ
ングする。エツチングを途中で中断しく第１図（ｂ））
、ＰＨ５厚めつき（５）を施した面に、ポジ型レジス
ト（６）を塗布し、ＰＨ３淳めっき（５）をマスクとし
露光後現像処理すると、Ｉ） ＨＳ厚めつき（５）の影
になった裏側部分にのみポジ型レジスト（６ンが残る（
第１図（Ｃ））。エツチングを再開継続し、ＧａＡｓウ
ェハ（４）を各チップに分離する（第１図（ｄ））。有
機溶剤でワックス（３）の除去を行い、各チップを保持
板（１）から外しく第１図（ｅ））、チップを十分洗浄
する。
上記実施例では、エツチングは製造工程の途中で一度中
断した場合を示したが、途中任意の回数中断し、ポジ型
レジスト（６）充填を行ってもよい。
断した場合を示したが、途中任意の回数中断し、ポジ型
レジスト（６）充填を行ってもよい。
また、エツチング前にすでに、ＰＨ３厚めつき（５）と
ＧａＡｓウェハ（４）との間に透き間が生じている場合
、あらかじめポジ型レジスト（６）を充てんしてからエ
ツチングを開始しても良い。
ＧａＡｓウェハ（４）との間に透き間が生じている場合
、あらかじめポジ型レジスト（６）を充てんしてからエ
ツチングを開始しても良い。
また、上記実施例では、ＰＨ８厚めつき（５）をマスク
にしてエツチングする場合について述べたが、マスクは
、他のものでも良く、異常エツチングが生じない場合で
もアンダーカットを少なくする目的で、この発明の方法
を用いても同様の効果が得られる。
にしてエツチングする場合について述べたが、マスクは
、他のものでも良く、異常エツチングが生じない場合で
もアンダーカットを少なくする目的で、この発明の方法
を用いても同様の効果が得られる。
以上のように、この発明によれば、エツチング途中で、
ＰＨ８厚めつきのメタルとＧａＡｓウェハとの界面透き
間に耐薬品性材料を充てんし、エツチングを継続するよ
うにしたため、ＰＨ３厚めつきのメタルとＧ ａ、Ａ
ｓウェハとの界面における異常エツチングを押さえ、ア
ンダーカットの少ない、エツチング断面のものが得られ
る効果がある。
ＰＨ８厚めつきのメタルとＧａＡｓウェハとの界面透き
間に耐薬品性材料を充てんし、エツチングを継続するよ
うにしたため、ＰＨ３厚めつきのメタルとＧ ａ、Ａ
ｓウェハとの界面における異常エツチングを押さえ、ア
ンダーカットの少ない、エツチング断面のものが得られ
る効果がある。
第１図（ａ）〜（りは、この発明の一実施例による半導
体装置の製造方法を工程にしたがって示した模式断面図
、第２図（ａ）〜（Ｃ）は、従来の半導体装置の製造方
法を工程にしたがって示した模式断面図である。 図において、（１）は保持板、（２）は表面電極メタル
、（３）はワックス、（４）はＧａＡｓウェハ、（５）
はＰＨ５厚めつき、（６）はポジ型レジストである。 なお、図中、同一符号は同一、又は相当部分を示す。
体装置の製造方法を工程にしたがって示した模式断面図
、第２図（ａ）〜（Ｃ）は、従来の半導体装置の製造方
法を工程にしたがって示した模式断面図である。 図において、（１）は保持板、（２）は表面電極メタル
、（３）はワックス、（４）はＧａＡｓウェハ、（５）
はＰＨ５厚めつき、（６）はポジ型レジストである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- エッチング法で、半導体ウェハをチップに分離する際、
エッチングマスク材と半導体ウェハとの間隙に耐薬品性
材料を充填した後、エッチングすることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217127A JPH0265155A (ja) | 1988-08-30 | 1988-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217127A JPH0265155A (ja) | 1988-08-30 | 1988-08-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0265155A true JPH0265155A (ja) | 1990-03-05 |
Family
ID=16699278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217127A Pending JPH0265155A (ja) | 1988-08-30 | 1988-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0265155A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0737840A (ja) * | 1993-07-24 | 1995-02-07 | Nec Corp | 半導体装置及びその製造方法 |
| JPH07193122A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置の製造方法 |
| JP2013084999A (ja) * | 2004-06-30 | 2013-05-09 | Freescale Semiconductor Inc | 極薄ダイおよびその製造方法 |
-
1988
- 1988-08-30 JP JP63217127A patent/JPH0265155A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0737840A (ja) * | 1993-07-24 | 1995-02-07 | Nec Corp | 半導体装置及びその製造方法 |
| JPH07193122A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置の製造方法 |
| JP2013084999A (ja) * | 2004-06-30 | 2013-05-09 | Freescale Semiconductor Inc | 極薄ダイおよびその製造方法 |
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