JPH0265410A

JPH0265410A - ディジタルｐｌｌ回路

Info

Publication number: JPH0265410A
Application number: JP63217294A
Authority: JP
Inventors: Mutsumi Kimura; 睦木村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-08-31
Filing date: 1988-08-31
Publication date: 1990-03-06
Anticipated expiration: 2012-10-08
Also published as: JP2661175B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

Ａ、産業上の利用分野本発明は、ディジタルＰＬＬ回路に関し、特にフロッピ
ィディスク等から再生されたデータを復調するための復
調回路に用いて好適なディジタルＰＬＬ回路に関する。Ｂ１発明の概要本発明は、カウンタと、データ内容に応じて基本周期の
所定整数倍の間隔で発生される入力ディジタル信号およ
び上記カウンタの出力信号が供給され、両信号の位相を
比較するディジタル位相比較回路と、該ディジタル位相
比較回路の出力が供給されるディジタル低域フィルタと
を有し、該ディジタル低域フィルタの出力データに応じ
て上記カウンタの分周比を制御するようにしたディジタ
ルＰＬＬ回路において、上記人力ディジタル信号の直流
分の検出出力に応じて形成された直流補正データを上記
人力ディジタル信号の周期に応じて変換回路で変換し、
この変換回路の出力データを上記カウンタの制？！デー
タに合成するようにしたことにより、上記カウンタの分
周比を最適に制御できるようにしたものである。Ｃ０従来の技術 −ａに、フロッピーディスクに第１５図にＡにて示すよ
うな記録データを記録する場合には、上記記録データを
Ｍ　Ｆ　Ｍ　（Ｍｏｄｉｆｉｅｄ　Ｆｒｅｑｕｅｎｃｙ
　ＮｏｄｕｌａＬｉｏｎ）変調して同図にＢにて示すよ
うなパルス列として書き込んでいる。このＭＦＭされた
記録データのパルス列は、データの内容に応じて基本周
期Ｔの２倍、３倍、４倍のいずれかの間隔でハイ（以下
、（Ｈ）とする）のパルスを生じるようになっている。また、このＭＦＭされた記録データをフロッピーディス
クから読み出す場合には、上記第１５図にＣにて示すよ
うな読み出されたパルス列に基づいて、同図にＤにて示
ようなビット間の区切りを示すウィンドウ信号を形成し
、このウィンドウ信号により上記パルス列のＭＦＭ復調
を行うことによって、同図にＤにて示す再生データを得
ている。このようにフロッピーディスクから読み出されたパルス
列からウィンドウ信号を形成する回路には、第１６図に
示すようないわゆるＰＬＬ回路が用いられている。この
第１６図において、上記ＰＬＬ回路は、上述の信号処理
をディジタルデータ処理により行うディジタルＰＬＬ回
路であって、入力端子（７１７）から入力ディジタル信
号が供給されるディジタル位相比較回路（１１０）　、
ディジタル低域フィルタ（１２０）　、このディジタル
低域フィルタ（１２０）の出力データに中心周波数分周
値ｎ０を加える加算回路（１３０）およびカウンタ（１
４０）から構成されている。このうち上記カウンタ（１
３０）は、上記ディジタル位相比較回路（１１０）から
上記ディジタル低域フィルタ（１２０）および加算回路
（１３０）を介して供給される分周値データに応じて、
図示しないクロック発生回路から供給される基準クロッ
クＣＫを分周し、その分周比を変化させることによって
所望の周期のウィンドウ信号を形成するようになってい
る。Ｄ１発明が解決しようとする課題ところで、フロッピーディスクから読み出されたデータ
には、モータの回転変動や、外部ノイズ等の影響による
周期変動成分が含まれているため、ＭＦＭ変調されたデ
ータからウィンドウ信号を形成する場合には、上記周期
変動成分に応じて上記ディジタルＰＬＬ回路のカウンタ
（１３０）の分周比を最適に制御する必要がある。また、一般に上記カウンタ（１３０）に供給される基準
クロックＣＫは、上記ディジタルＰＬＬ回路に供給され
る人力ディジタル信号の周波数の整数倍のものが用いら
れているが、他の回路のクロックを共用するディジタル
ＰＬＬ回路も提案されており、これによると入力ディジ
タル信号と出力信号とに必然的に位相誤差を生じるため
に、上記カウンタ（１３０）の分周比の制御が問題とな
る。本発明は、上述の如き実情に鑑みて提案されたものであ
り、カウンタの分周比を最適に制御できる新規な構成の
ディジタルＰＬＬ回路を提供することを目的とするもの
である。巳、課題を解決するための手段本発明に係るディジタルＰＬＬ回路は、上述の目的を達
成するために、カウンタと、データ内容に応じて基本周
期の所定整数倍の間隔で発生される入力ディジタル信号
および上記カウンタの出力信号が供給され、両信号の位
相を比較するディジタル位相比較回路と、該ディジタル
位相比較回路の出力が供給されるディジタル低域フィル
タとを有し、該ディジタル低域フィルタの出力データに
応じて上記カウンタの分周比を制御するようにしたディ
ジタルＰＬＬ回路において、上記入力ディジタル信号が
発生する基本周期に後続する次の基本周期間に補正側ｍ
パルスを発生する補正制御パルス発生回路と、上記補正
制御パルスの発生期間にのみ上記ディジタル低域フィル
タの出力データを上記カウンタに供給するゲート回路と
、上記人力ディジタル信号の直流分を検出し、その検出
出力に応じて直流補正データを発生する回路と、上記直
流補正データを上記入力ディジタル信号の周期に応じて
変換する変換回路と、上記変換回路の出力データを上記
ゲート回路の出力データと合成する回路とを備えてなる
ことを特徴としている。Ｆ１作用本発明に係るディジタルＰＬＬ回路では、入力ディジタ
ル信号とカウンタの出力信号との位相誤差データに、上
記入力ディジタル信号の直流分の検出出力に応じて形成
された直流補正データを上記入力ディジタル信号の周期
に応じて変換回路で変換して合成し、上記カウンタへ分
周比の制御データとして供給する。Ｇ、実施例以下、本発明の実施例について図面を用いて詳細に説明
する。第１図に示す本実施例のディジタルＰ　Ｌ　Ｌ回路（１
）は、ディジタル位相比較回路（１０）、ディジタル低
域フィルタ（２０）、カウンタ（３０）、補正制御パル
ス発注回路（４０）、ＡＮＤゲー）　（５０）、直流分
検出回路（６０）、データ変換回路（７０）および２つ
の加算回路（８０）、　（９０）にて構成されている。このうち、上記ディジタル位相比較回路（１０）、補正
制御パルス発生回路（４０）および直流分検出回路（６
０）には、フロッピィディスクから読み出された入力デ
ィジタル信号ＤＩ）ｌが入力端子（ＩＮ）から共通に供
給される。この入力ディジタル信号ＤＩＮは、第２図に
示すように、上述のＭＦＭ変調によりデータの内容に応
じて理想的には基本周期Ｔの２倍。３倍、４倍のいずれかの間隔で（Ｈ）のパルスを生じる
パルス列で示され、実際には上述の理由により周期変動
成分を含んでいる。ここで、上記入力ディジタル信号Ｄ
ＩＮの各ビット間の区切りから次の区切りまでの期間を
１サイクル期間として説明する。上記ディジタル位相比較回路（１０）は、上記人力ディ
ジタル信号ＤＩＮが供給されると、この入力ディジタル
信号ＤＩＮと上記カウンタ（３０）からの出力信号り。ＩＪ？との位相を比較して、これらの位相差に応じて位
相比較出力データＤ、を形成する。この位相比較出力デ
ータＤ、は、上記ディジタル低域フィルタ（２０）にて
低周波成分を抽出されて出力データＤよとなり、上記Ａ
ＮＤゲート（５０）と上記直流分検出回路（６０）とに
供給される。上記補正制御パルス発生回路（４０）は、上記人力ディ
ジタル信号ＤＩ、ｌが供給されると、この人力ディジタ
ル信号ＤＩ１１が（Ｈ）となるサイクル期間に後続する
ｌサイクル期間が〔１１〕となる補正制御パルスＤ、を
生成して、上記データ変換回路（７０）と上記ＡＮＤゲ
ート（５０）に供給する。上記ＡＮＤゲート（５０）は、上記ディジタル低域フィ
ルタ（２０）からの出力データＤ２と上記補正制御パル
ス発生回路（４０）からの補正制御パルスＤ。との論理積データＤ、を形成して出力する。すなわち、
このＡＮＤゲート（５０）は、上記入力ディジタル信号
ＤＩＮが（Ｈ）となるサイクル期間に後続するｌサイク
ル期間のみ上記ディジタル低域フィルタ（２０）からの
出力データＤ、を出力することによって、この出力デー
タＤ！による上記カウンタ（３０）の分周比の制御が上
記期間のみ行われるようにして、上記カウンタ（３０）
の分周比が細かく制御されるようにしたものである。上記直流分検出回路（６０）は、上記入力ディジタル信
号ＤＩＮが供給されると、この人力ディジタル信号Ｄ工
と上記ディジタル低域フィルタ（２０）からの出力デー
タＤｔとから上記入力ディジタル信号Ｄ０の直流的な周
期変動を検出して、それを補正するための直流補正デー
タＤ、を形成して上記データ変換回路（７０）に供給す
る。すなわち、この直流分検出回路（６０）は、例えば
上記入力ディジタル信号ＤＩＮが読み出されるフロッピ
ーディスクを回転させるモータの回転速度変動等により
、上記入力ディジタル信号ＤＩＮのサイクル期間が長く
あるいは短（偏っていることを、上記ディジタル低域フ
ィルタ（２０）からの出力データＤ８が正あるいは負の
データに偏っていることから検出して、その検出出力に
応じて上記直流補正データＤ、を生成するようになって
いる。上記データ変換回路（７０）は、上記直流分検出回路（
６０）にて検出された上記入力ディジタル信号ＤＩＮの
直流的な周期変動に応じて上記カウンタ（３０）の分周
比が最適に制御されるように、上記直流分検出回路（６
０）からの直流補正データＤ、を上記補正制マイパルス
発生回路（４０）からの補正＋ｉｒ＋ｍパルスＤ。に応じて所定の出力データＤ、に変換して上記第１の加
算回路（８０）に供給する。上記第１の加算回路（８０）は、上記ＡＮＤゲート（５
０）からの論理積データＤ、と上記データ変換回路（７
０）からの出力データＤ、との加算データＤ’１を形成
して上記第２の加算回路（９０）に供給する。そして、上記第２の加算回路（９０）は、上記第１の加
算回路（８０）からの加算データＤ、と所定の中心周波
数分周（ｉ！　ｎ−との加算データＤ、を形成して上記
カウンタ（３０）に供給する。なお、この中央周波数分
周値ｎ６とは、上記カウンタ（３０）の分周比を制御す
る加算データＤ、として上記加算回路（８０）から〔０
〕が与えられているとき、すなわち上記カウンタ（３０
）の分周比を変化させないときの、上記分周比を定める
データであり、本実施例では１４である。上記カウンタ（３０）は、上記第２の加算回路（９０）
から供給される加算データＤｌｌに応じて基準クロック
ＣＫを分周して出力信号Ｄ０゜、を生成して、この出力
信号Ｄｏｕｖを上記ディジタル位相比較口ＩＩＩ（１０
）に供給するとともに出力端子（０１１丁）から出力す
る。このような構成の本実施例のディジタルＰＬＬ回路（１
）においては、上記基準クロックＣＫとして１４．３Ｍ
Ｈｚのものを用いている。また、上記基本用ＭＴは１Ｉ
Ｉｓである。したがって、２Ｔは２μｓであり、２９ク
ロフタ周期すなわち、２９クロンクＸ　（１／１４．３
Ｍ）Ｉｚ）　＃　　２．０２８ｔｔｓで近似される。同
様に、３Ｔは３μｓであり４３クロフタ周朋すなわら約
３．００７ｇ５で近似され、また、４Ｔは４μｓであり
５７クロツク周期すなわち約３゜９８６μｓで近似され
る。つまり、本実施例のディジタルＰＬＬ回路（］）で
は、上記入力ディジタル信信号）＋Ｎが周期変動せずに
２７，３Ｔ、４Ｔの間隔で（Ｈ）のパルスを有するとき
には、上記カウンタ（３０）が上記２Ｔ、３Ｔ、４Ｔの
間隔が２９．４３゜５７クロフタ周期となるように、上
記基準クロックＣＫを分周すれば所望の出力信号Ｄ０工
が得られ、また、本実施例のディジタルＰＬＬ回路（］
）では、上記入力ディジタル信号りいが周期変動してい
るときには、それに応じて上記カウンタ（３０）の基準
クロックＣＫの分周比を変化させるようにしている。第３図は、このようなりロック周期と時間との関係を示
したものである。この第３図において、横軸は時間軸で
あり、この時間軸上にクロック周期を・にて示す、また
、縦細線は、上記フロッピーディスクを回転させるモー
タの回転速度変動（％）に応じた上記入力ディジタル信
号ＤＩＮの周期の変化を示している。上述のように上記直流分検出回路（６０）は、上記入力
ディジタル信号ＤＩＮの直流的な周期変動を検出して直
流補正データＤｓを出力するようになっている。この直
流補正データＤ、は、例えば上記フロッピーディスクを
回転させるモータに正の回転速度変動が生じている場合
には〔−１〕あるいは（−２〕となり、上記２Ｔ、３Ｔ
、４Ｔに対応するクロック周期を短くさせる。逆に、こ
の直流補正データＤ、は、例えば上記モータに負の回転
速度変動が生じている場合には〔＋１〕あるいは〔＋２
〕となり、上記２Ｔ、３Ｔ、４Ｔに対応するクロック周
期を長（する。ところが、この直流補正データＤ、を上記ＡＮＤゲート
（５０）からの論理積データＤ、に加えて上記カウンタ
（３０）の分周比を制御すると、第３図に破線で示すよ
うに２Ｔ、３Ｔ、４Ｔで上記モータ第１表第２表（以下余白）の回転速度変動の割合が大きく異なっているために、上
記カウンタ（３０）の分周比が良好にＭ御されず、上記
入力ディジタル信号Ｄｏｓと出力信号り。Ｕ。との位相誤差を増加させてしまう、そこで、本実施例で
は、上記直流補正データＤ、を上記データ変換回路（７
０）にて第１表に示すように変換して出力データＤ、を
生成して上記加算回路（８０）に供給するようにしてい
る。したがって、上記カウンタ（３０）は、第２表に示す分
周比で上記基準クロックＣＫを分周して、上記出力信号
り。ｕ７を生成するようにしている。次に、本実施例のディジタルＰＬＬ回路（＋）を構成す
る各回路の具体例について図面を参照しながら説明する
。上記カウンタ（３０）は、第４図に示すように、ダウン
カウンタ（３１）、０検出回路（３２）およびフリップ
フロップ（３３）にて構成されている。このうち、上記
ダウンカウンタ（３１）は、プリセット値入力端に上記
第２の加算回路（９０）からの出力データＤ。が供給され、クロック入力端に上記基準クロ７りＣＫが
供給され、また、出力端が上記Ｏ検出回路（３２）に接
続されている。また、上記０検出回路（３２）の出力端
は、上記フリップフロップ（３３）を介して上記出力端
子（ＯＩＩＴ）に接続されているとともに、上記ダウン
カウンタ（３１）のロード入力端と上記ディジタル位相
比較回路（１０）とに接続されている。このような構成の上記カウンタ（３０）では、第５図に
示すように、上記Ｏ検出回路（３２）から出力される０
検出データＤ、が（Ｈ）のときに上記ダウンカウンタ（
３１）の出力データＤ、の値が上記第２の加算回路（９
０）からの出力データＤ、の値にプリセットされるとと
もに、上記クロック入力端に供給される基準クロックＣ
Ｋに応じて上記出力データＤ、の値が１つずつ減するよ
うになっている。上記０検出回路（３２）は、上記ダウ
ンカウンタ（３１）の出力データＤ１の値が

〔０〕にな
ったことを検出すると、上記基準クロックＧＫの１周期
間（Ｈ）となる上記０検出データＤ、を形成して出力す
る。上記フリップフロップ（３３）は、上記Ｏ検出回路（３
２）からの０検出データＤ、がＣＨ）となるごとに出力
を反転して、上記出力信号Ｄ　ｎｕｎを形成する。すなわち、このカウンタ（３０）は、上記第２の加算回
路（９０）からの出力データＤ１により上記ダウンカウ
ンタ（３１）の出力データＤ、の値が（０）となるまで
の期間を制御することによって、所望のクロック周期の
サイクル期間を有する上記出力信号Ｄｏｕｒを生成する
ようになっている。上記ディジタル位相比較回路（１０）は、第６図に示す
ように、ダウンカウンタ（１１）とラッチ回路（１２）
とで構成されている。このうち、上記ダウンカウンタ（
１１）は、プリセット値入力端に所定のプリセット値（
例えば７）のデータが供給されるとともに、クロック入
力端に上記基準クロックＣＫが供給され、また、ロード
入力端に上記カウンタ（３０）からのＯ検出データＤ、
が供給される。また、上記ラッチ回路（１２）は、デー
タ入力端が上記ダウンカウンタ（１１）の出力端に接続
され、データ出力端が上記ＡＮＤゲート（５０）および
上記直流分検出回路（６０）に接続され、また、ラッチ
タイミング入力端に上記入力端子ＣＩＮ）からの入力信
号０１１１が供給される。このような構成の上記ディジ
タル位相比較回路（１０）では、第７図に示すように、
上記Ｏ検出データＤ０が（Ｈ）のときに上記ダウンカウ
ンタ（１１）の出力データＤ、の値が上記プリセット値
にプリセットされ、上記クロック入力端に供給される基
準クロックＣＫに応じて上記出力データＤ、の値が１つ
ずつ減するようになっている。上記ラッチ回路（１２）
は、上記ダウンカウンタ（１１）の出力データＤ、の値
を上記入力信号ＤＩＮの（Ｈ）のときにラッチして上記
位相比較出力データＤ。として出力する。ここで、このディジタル位相比較回路
（ｌＯ）は、上記出力信号り。ＩＩ？のｌサイクル期間
の中心と入力ディジタル信号ＤＩｌｌの〔Ｈ〕のパルス
との位相差が上記基準クロックの何りロック分であるか
を上記位相比較出力データＤ１で示すようになっており
、上記位相差が生じていないときには上記ダウンカウン
タ（１１）の出力データＤ。の値は

〔０〕となる。上記ディジタル低域フィルタ回路（２０）は、第８図に
示すように、加算器（２１）、乗算器（２２）、加算器
（２３）および乗Ｘ器（２４）からなる直列接続回路が
入力端と出力端との間に設けられており、上記加ｒｔ器
（２３）の出力データがラッチ回路（２５）を介して上
記各加算器（２１）　、　（２３）に供給され加算され
るようになっている。このディジタル低域フィルタ回路
（２０）では、上記各乗算器（２２）　、　（２４）の
人力データに乗算される定数ａ　＠　１　　ａ　Ｉ　を
最適に設定することにより、所望のフィルタ特性を持た
せることができる。上記補正制御パルス発生回路（４０）は、第９図に示す
ように、２つのＤ型フリップフロ・ノブ（４１）。（４３）と１つのセット・リセット型フリップフロップ
（４２）にて構成されている。このうち、上記第１のフ
リップフロップ（４１）は、Ｄ入力端に上記カウンタ（
３０）からの０検出データＤ、が供給され、クロック入
力端に上記基準クロックＣＫが供給され、また、Ｑ出力
端が上記第２のフリップフロップ（４２）のリセット入
力端に接続されている。また、上記第２のフリップフロ
ップ（４２）は、セット入力端に上記入力端子ＣＴＮ）
からの入力ディジタル信号ＤＩＮが供給され、また、Ｑ
出力端が上記第３のフリップフロップ（４３）のＤ入力
端に接続されている。また、上記第３の７リツプフロツ
ブ（４３）は、クロック入力端に上記カウンタ（３０）
からの０検出データＤ、が供給され、また、Ｑ出力端が
上記ＡＮＤゲ−）　（５０）および上記データ変換回路
（７０）に接続されている。このような構成の上記補正
制御パルス発生回路（４０）では、第１０図に示すよう
に、上記第２のフリップフロップ（４２）のＱ出力デー
タＤよとして、上記入力ディジタル信号ＤＩ１１の立ち
上がりのタイミングで（Ｈ）となり、上記第１のフリッ
プフロップ（４２）のＱ出力データＤｃすなわち上記Ｏ
検出データＤ０より微小時間だけおくれた信号の立ち上
がりタイミングで立ち下がる信号が得られる。このＱ出
力データＤ、は、上記第３のフリップフロップ（４３）
に供給されて、上記Ｏ検出データＤ０の立ち上がりのタ
イミングでラッチされる。したがって、上記第３のフリ
ップフロップ（４３）からは、上記入力ディジタル信号
Ｄ０が（Ｈ）となるサイクルに後続する１サイクル期間
に（Ｈ）となる上記補正制御パルスＤ、が得られる。上記直流分検出回路（６０）は、第１１図に示すように
、３ビツトカウンク（６１）、位相誤差極性判別回路（
６２）、カウンタ（６３）、大小判定回路（６４）、２
つのＡＮＤゲート（６５）、（６６）　、直流補正カウ
ンタ（６７）および上下限リミッタ（６８）とで構成さ
れている。このうち、上記カウンタ（６３）は、クリア
入力端子が上記３ビツトカウンタ（６１）を介して上記
入力端子（ＩＮ）に接続され、アップ・ダウン入力端が
上記位相誤差極性判別回路（６２）を介して上記ディジ
タル低域フィルタ（２０）に接続され、出力端が上記大
小判定回路（６４）に接続されている。上記大小判定回
路（６４）は、２つの出力端が上記各ＡＮＤゲ−）　（
６５）　、　（６６）を介して上記直流補正カウンタ（
６７）に接続されている。この直流補正カウンタ（６７
）の出力端は、上記上下限リミッタ（６８）を介して上
記各ＡＮＤゲート（６５）　、　（６６）に接続されて
いるとともに、上記データ変換回路（７０）に接続され
ている。このような構成の上記直流分検出口！Ｉ！１（
６０）では、第１２図に示すように、上記入力端子（Ｉ
Ｎ）から人力ディジタル信号ＤＩ）＋が供給されると、
上記人力ディジタル信号ＤＩＮの（Ｈ）パルスの８個ご
とに（Ｈ）となるクリアパルスＤ、が上記３ビツトカウ
ンタ（６１）から出力され、このクリアパルスＤ、によ
り上記カウンタ（６３）の出力データＤ、の値が（０）
となるようになっている、ところで、上記入力ディジタ
ル信号ＤＩＮが直流的変動を受けていない場合には、上
記ディジタル位相比較回路（ｌＯ）の出力データＤ１の
極性は正および負に変動して偏りが少なく、そのような
出力データＤ、が上記ディジタル低域フィルタ（２０）
を介して出力データＤ！とじて上記位相誤差極性判別回
路（６２）に供給される。これにより、上記カウンタ（
６３）の出力データＤ、の値は、上昇／下降を繰り返す
こととなり、上記クリアパルスＤ、がＣＨ）となる直前
の値と所定値との大小関係が上記大小判定回路（６４）
にて判定される０本実施例においては、上記大小判定回
路（６４）は、上記カウンタ（６３）の出力データＤ、
の値が〔５〕以上であるときに一方の出力端子（６４ａ
）からパルスを出力するとともに、上記出力データＤ、
の値がＣ−５〕以下であるときに他方の出力端子（６４
ｂ）からパルスを出力するようになっており、上記第１
２図に示す場合には、上記出力データＤ、として〔４〕
が入力されるので上記各出力端子（６４ａ）　、　（６
４ｂ）から出力パルスＤ。を発生しない、これにより、上記直流補正カウンタ（６
７）の出力データＤ、の値は

〔０〕に留まる。また、上記入力ディジタル信号ＤＩ、ｌが直流的変動を
受けている場合には、上記ディジタル位相比較回路（１
０）の出力データＤ１の極性は、例えば第１３図に示す
ように正に偏る。上記位相誤差極性判別回路（６２）は
、上記ディジタル低域フィルタ（２０）から正に偏っ先
出力データＤ□を供給されて、上記出力データＤ、とし
てアップ信号（ｕｐ）のみを連続して出力する。これに
より、上記カウンタ（６３）の出力データＤ、の値は、
順次上昇し、上記クリアパルスＤ、が（Ｈ）となる直前
の値は〔７〕となる。上記大小判定回路（６４）は、上
記カウンタ（６３）の出力データＤ、の値として〔７〕
が供給され、上記一方の出力端子（６４ａ）から上記Ａ
ＮＤゲ−ト（６５）を介して上記直流補正カウンタ（６
７）のアップ端子に出力データＤ、を供給する。これに
より、上記直流補正カウンタ（６７）の出力データＤｓ
の値は（０）から（１）に上昇する。なお、上記上下限
リミッタ（６８）は、この直流分検出回路（６０）の暴
走を防止するためのもので、上記直流補正カウンタ（６
７）の出力データＤｓの値の変化が、例えば〔＋３〕を
超えた場合に上記一方のＡＮＤゲート（６５）の出力を
禁止するとともに、例えば〔−３〕を超えた場合に上記
他方のＡＮＤゲー）　（６６）の出力を禁止するように
して、上記直流補正カウンタ（６７）の出力データＤ、
の値が所定の範囲内（＋２〜−２）にあるように制御し
ている。上記データ変換回路（７０）は、第１４図に示すように
、デコーダ（７１）、ＡＮＤ１０Ｒゲート（７２）およ
び２つのフリップフロップ（７３）　、　（７４）とで
構成されている。このうち、上記デコーダ（７１）は、
上記直流分検出回路（６０）からの直流補正データＤ。をデコードして上記ＡＮＤ１０Ｒゲー）　（７２）に供
給するようになっている。また、上記ＡＮＤ１０Ｒゲー
ト（７２）は、各入力端が上記補正制御パルス発生回路
（４０）と上記２つのフリップフロップ（７３）　。（７４）の各Ｑ出力端とに接続され、また、出力端が上
記第１の加算回路（８０）に接続されている。また、上
記第１のフリップフロップ（７３）のＤ入力端には、上
記補正制御パルス発生回路（４ｏ）が接続されている。上記第２のフリップフロップ（７４）のＤ入力端には、
上記第１のフリ７ブフロツプ（７３）のＱ出力端が接続
されている。これら各フリップフロ７ブ（７３）　、　
（７４）は、各クロック入力端に上記０検出データＤ０
が供給され、また、各クリア入力端子に上記入力ディジ
タル信号ＤＩＮが供給される。このような構成の上記デ
ータ変換回路（７０）では、上記補正制御パルス発生口
！３　（４０）からの補正制御パルスＤ、により２Ｔが
示され、上記第１のフリップフロップ（７３）のＱ出力
により３Ｔが示され、上記第２の２リツプフロ７ブ（７
４）のＱ出力により４Ｔが示されるようになっており、
これら２Ｔ、３Ｔ。４Ｔを示す出力信号と上記デコーダ（７１）からの出力
信号とに応じて上記ＡＮＤ１０Ｒゲート（７２）にて上
述の第１表に示した出力データＤ、を生成して出力する
ようになっている。このデータ変換回路（７０）からの出力データＤ。は、上記第１の加算回路で上記ＡＮＤゲー）　（５０）
からの出力データＤ４と加算された後に、上記第２の加
算回路（９０）にて上記中心周波数分周値ｎ０＝１４と
加算されて上記カウンタ（３０）に供給され、このカウ
ンタ（３０）の分周比を制御する。Ｈ２発明の効果本発明に係るディジタルＰＬＬ回路では、入力ディジタ
ル信号とカウンタの出力信号との位相誤差データに、上
記人力ディジタル信号の直流分の検出出力に応じて形成
された直流補正データを上記入力ディジタル信号の周期
に応じて変換回路で変換して合成し、上記カウンタへ分
周比の制御データとして供給する。したがって、本発明に係るディジタルＰＬＬ回路では、
上記カウンタに最適な制御データが供給されるので、上
記カウンタの分周比が最適に制御され、このため、入力
ディジタル信号に周波数変動が生じた場合や、入力ディ
ジタル信号の周波数の非整数倍のクロックを用いた場合
にも、良好な出力信号を得ることができる。

【図面の簡単な説明】

第１図は発明の実施例のディジタルＰＬＬ回路の構成を
示すブロック図、第２図は上記実施例の全体の動作を示
すタイムチャート、第３図は上記実施例の制罐動作を説
明するための模式図、第４図は上記実施例に用いたカウ
ンタの具体的な構成を示すブロック図、第５図は上記カ
ウンタの動作を説明するためのタイムチャート、第６図
は上記実施例に用いたディジタル位相比較回路の具体的
な構成を示すブロック図、第７図は上記ディジタル位相
比較回路の動作を説明するためのタイムチャート、第８
図は上記実施例に用いたディジタル低域フィルタの具体
的な構成を示すブロック図、第９図は上記実施例に用い
た補正制御パルス発生回路の具体的な構成を示すブロッ
ク図、第１０図は上記補正制御パルス発生回路の動作を
説明するためのタイムチャート、第１１図は上記実施例
に用いた直流分検出回路の具体的な構成を示すブロック
図、第１２図は上記直流分検出回路にて直流分が検出さ
れないときの動作を説明するためのタイムチャート、第
１３図は上記直流分検出回路にて直流分が検出されたと
きの動作を説明するためのタイムチャート、第１４図は
上記実施例に用いたデータ変換回路の具体的な構成を説
明するためのブロック図である。第１５図は従来例を説明するためのタイムチャート、第
１６図は従来のディジタルＰＬＬ回路の構成を示すブロ
ック図である。６０・・・直流分検出回路７０・・・データ変換回路８０・・・加算回路

Claims

【特許請求の範囲】カウンタと、データ内容に応じて基本周期の所定整数倍
の間隔で発生される入力ディジタル信号および上記カウ
ンタの出力信号が供給され、両信号の位相を比較するデ
ィジタル位相比較回路と、該ディジタル位相比較回路の
出力が供給されるディジタル低域フィルタとを有し、該
ディジタル低域フィルタの出力データに応じて上記カウ
ンタの分周比を制御するようにしたディジタルＰＬＬ回
路において、上記入力ディジタル信号が発生する基本周期に後続する
次の基本周期間に補正制御パルスを発生する補正制御パ
ルス発生回路と、上記補正制御パルスの発生期間にのみ上記ディジタル低
域フィルタの出力データを上記カウンタに供給するゲー
ト回路と、上記入力ディジタル信号の直流分を検出し、その検出出
力に応じて直流補正データを発生する回路と、上記直流補正データを上記入力ディジタル信号の周期に
応じて変換する変換回路と、上記変換回路の出力データを上記ゲート回路の出力デー
タと合成する回路とを備えてなるディジタルＰＬＬ回路
。