JPH07111452A - 位相ロックループ回路 - Google Patents
位相ロックループ回路Info
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- JPH07111452A JPH07111452A JP5095045A JP9504593A JPH07111452A JP H07111452 A JPH07111452 A JP H07111452A JP 5095045 A JP5095045 A JP 5095045A JP 9504593 A JP9504593 A JP 9504593A JP H07111452 A JPH07111452 A JP H07111452A
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- 238000000034 method Methods 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 claims 1
- 230000007257 malfunction Effects 0.000 claims 1
- 239000000654 additive Substances 0.000 abstract 1
- 230000000996 additive effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 高速で、低消費電力な回路規模の小さな位相
ロックループを構成できる。 【構成】 １クロック毎に減算を基本とした動作する減
算形分周器あるいは１クロック毎に１加算を基本として
いる加算形分周器で第二の出力として加減算途中結果の
出力も持つ分周器３を構成し、数値比較器４で分周器３
の第二の出力と数値Ａとの数値比較結果の論理値から分
周器２の分周比選択に必要な論理制御信号を生成して分
周器２に提供している。設定値の変更直後に発生する遅
延防止のために分周器３、分周器６および位相検出器に
リセット信号を供給して強制的に初期化動作を実行す
る。
ロックループを構成できる。 【構成】 １クロック毎に減算を基本とした動作する減
算形分周器あるいは１クロック毎に１加算を基本として
いる加算形分周器で第二の出力として加減算途中結果の
出力も持つ分周器３を構成し、数値比較器４で分周器３
の第二の出力と数値Ａとの数値比較結果の論理値から分
周器２の分周比選択に必要な論理制御信号を生成して分
周器２に提供している。設定値の変更直後に発生する遅
延防止のために分周器３、分周器６および位相検出器に
リセット信号を供給して強制的に初期化動作を実行す
る。
Description
【０００１】
【産業上の利用分野】本発明は、入力周波数を逓減する
周波数分周器および位相ロックループ分周器として応用
して周波数の合成ならびに正確な任意な周波数の発生を
実現する回路に関する。
周波数分周器および位相ロックループ分周器として応用
して周波数の合成ならびに正確な任意な周波数の発生を
実現する回路に関する。
【０００２】各分周器および位相検出器に付加されたリ
セット信号を分周値の設定変更と共に供給することによ
り発生する不具合および遅延を防止する回路の関する。
セット信号を分周値の設定変更と共に供給することによ
り発生する不具合および遅延を防止する回路の関する。
【０００３】
【従来の技術】図２は従来の技術を解説したものであ
り、電圧制御発振器７、予め定められた二つの分周比で
動作する分周器８、プログラマブルカウンタと呼ばれて
いる予め外部から設定された値Ｎで分周する分周器９、
スワローカウンタと呼ばれている予め外部から設定され
た値Ａで分周する分周器１０、前記分周器１０を前記分
周器９の毎周期の初めと同期した分周動作を開始させる
制御、および、前記分周器９からの毎周期の開始信号お
よび前記分周器１０の分周が終了した信号を受けて前記
分周器８の分周比を制御する制御回路１１から構成され
ている。前記分周器９が分周を開始してから前記分周器
１０の分周が完了するまでの期間は前記分周器８は予め
設定された分周比Ｐ＋１で分周動作をし、分周器１０の
分周が終了した時からは前記分周器８は分周比Ｐで分周
動作するように制御信号が制御回路１１で生成される。
この時の総合分周比ＸはＸ＝（Ｐ＋１）Ａ＋Ｐ（Ｎ−
Ａ）即ち、Ｘ＝ＰＮ＋Ａで与えられる。全分周器および
位相検出器は数値ＮまたはＡが変更された直後には実際
の分周比が期待値と異なることが発生するが一巡して正
常に戻るまで待った。
り、電圧制御発振器７、予め定められた二つの分周比で
動作する分周器８、プログラマブルカウンタと呼ばれて
いる予め外部から設定された値Ｎで分周する分周器９、
スワローカウンタと呼ばれている予め外部から設定され
た値Ａで分周する分周器１０、前記分周器１０を前記分
周器９の毎周期の初めと同期した分周動作を開始させる
制御、および、前記分周器９からの毎周期の開始信号お
よび前記分周器１０の分周が終了した信号を受けて前記
分周器８の分周比を制御する制御回路１１から構成され
ている。前記分周器９が分周を開始してから前記分周器
１０の分周が完了するまでの期間は前記分周器８は予め
設定された分周比Ｐ＋１で分周動作をし、分周器１０の
分周が終了した時からは前記分周器８は分周比Ｐで分周
動作するように制御信号が制御回路１１で生成される。
この時の総合分周比ＸはＸ＝（Ｐ＋１）Ａ＋Ｐ（Ｎ−
Ａ）即ち、Ｘ＝ＰＮ＋Ａで与えられる。全分周器および
位相検出器は数値ＮまたはＡが変更された直後には実際
の分周比が期待値と異なることが発生するが一巡して正
常に戻るまで待った。
【０００４】さらに設定値Ａ、Ｎの変化が小さい時には
位相検出器の出力は基準周波数との差異が小さく複数の
巡回を待たなければ電圧制御発振器への信号が正しく発
生されないという問題も持っている。
位相検出器の出力は基準周波数との差異が小さく複数の
巡回を待たなければ電圧制御発振器への信号が正しく発
生されないという問題も持っている。
【０００５】
【発明が解決しようとする問題点】ところが、図２の回
路において分周器９および分周器１０は制御回路１１に
より同期した動作をしている。さらに、分周動作に使用
する入力信号の一つは分周器８のクロック信号出力であ
り共有している。しかも、そのクロック信号自身の周波
数も非常に高いため、二個が並列した分周動作に必要な
消費電力および高速な同期制御を必要とするために大き
な電力を消費する。通常の設定では、Ｎの値はＡの値よ
りも大きくなるため分周器１０は分周器９よりも速く一
周期の分周を完了する。このため分周器１０を分周器９
に代用させて分周器１０を削除できる可能性を持ってい
る。分周器１０が削除されれば当然ながら分周器９およ
び１０の同期回路も削除が可能になり、大きな消費電力
の低減と位相ロックループ分周器の全体の回路規模を大
きく低減できる。また、第二の問題、全分周器は数値Ｎ
またはＡが変更された直後には実際の分周比が設定値と
異なることが発生するため強制的に初期化することによ
り不具合や遅延を回避でき、高速な周波数切り替えが可
能になる。
路において分周器９および分周器１０は制御回路１１に
より同期した動作をしている。さらに、分周動作に使用
する入力信号の一つは分周器８のクロック信号出力であ
り共有している。しかも、そのクロック信号自身の周波
数も非常に高いため、二個が並列した分周動作に必要な
消費電力および高速な同期制御を必要とするために大き
な電力を消費する。通常の設定では、Ｎの値はＡの値よ
りも大きくなるため分周器１０は分周器９よりも速く一
周期の分周を完了する。このため分周器１０を分周器９
に代用させて分周器１０を削除できる可能性を持ってい
る。分周器１０が削除されれば当然ながら分周器９およ
び１０の同期回路も削除が可能になり、大きな消費電力
の低減と位相ロックループ分周器の全体の回路規模を大
きく低減できる。また、第二の問題、全分周器は数値Ｎ
またはＡが変更された直後には実際の分周比が設定値と
異なることが発生するため強制的に初期化することによ
り不具合や遅延を回避でき、高速な周波数切り替えが可
能になる。
【０００６】
【問題点を解決するための手段】上述の目的を達成する
ため、本発明に係わる位相ロックループ分周器では高周
波数で動作していて、しかも回路規模の大きな、かつ、
消費電力の大きな分周器１０を使用しない。さらに、高
速な制御が要求される制御回路１１も使用しない。本発
明での実施例では１クロック毎に減算を基本とした動作
する減算形分周器あるいは１クロック毎に、１加算を基
本としている加算形分周器で第二の出力として加減算途
中結果の出力も持つ分周器３を構成し、数値比較器４で
分周器３の第二の出力と数値Ａとの数値比較結果の論理
値から分周器２の分周比選択に必要な論理制御信号を生
成して分周器２に提供している。設定値の変更直後に発
生する遅延防止のために分周器３、分周器６および位相
検出器にリセット信号を供給して強制的に初期化動作を
実行する。
ため、本発明に係わる位相ロックループ分周器では高周
波数で動作していて、しかも回路規模の大きな、かつ、
消費電力の大きな分周器１０を使用しない。さらに、高
速な制御が要求される制御回路１１も使用しない。本発
明での実施例では１クロック毎に減算を基本とした動作
する減算形分周器あるいは１クロック毎に、１加算を基
本としている加算形分周器で第二の出力として加減算途
中結果の出力も持つ分周器３を構成し、数値比較器４で
分周器３の第二の出力と数値Ａとの数値比較結果の論理
値から分周器２の分周比選択に必要な論理制御信号を生
成して分周器２に提供している。設定値の変更直後に発
生する遅延防止のために分周器３、分周器６および位相
検出器にリセット信号を供給して強制的に初期化動作を
実行する。
【０００７】
【実施例】実施例のブロック図を図２に示し、各分周器
内部構成を図３、４に示す。
内部構成を図３、４に示す。
【０００８】総合周波数分周比Ｘは前記分周器２が分周
比Ｐと分周比Ｐ−１で動作し、前記分周器３の分周動作
が予め設定された値Ｎを基に分周をする。この分周器の
内部は図３、４に示されている。減算形分周器１４、初
期設定回路１５と分周完了検出回路１６から構成されて
いる。減算を基本とする分周器を利用する時の初期設定
回路は設定値Ｎを分周開始に取り込む。そして、分周完
了検出は”０”で行われ、”０” 状態を１クロックの
期間を与えるとＮから０までのＮ＋１の周期となる。分
周途中に分周器の内容と値Ａに一致してから”０”の完
了状態になるまでの期間がＡとなる時のＸの値はＸ＝
（Ｎ＋１−Ａ）Ｐ＋（Ｐ−１）Ａ即ちＸ＝（Ｎ＋１）Ｐ
−Ａで与えられる。同様に、前記分周器２が分周比Ｐと
分周比Ｐ＋１で動作し、かつ、前記分周器３の分周動作
が予め設定された値Ｎを減算の実行結果が０になる直前
に値Ｎを読み込む分周動作をする時Ｘ＝（Ｎ−Ａ）Ｐ＋
（Ｐ＋１）Ａ即ち、Ｘ＝ＮＰ＋Ａで与えられる位相ロッ
クループ分周器を構成する。
比Ｐと分周比Ｐ−１で動作し、前記分周器３の分周動作
が予め設定された値Ｎを基に分周をする。この分周器の
内部は図３、４に示されている。減算形分周器１４、初
期設定回路１５と分周完了検出回路１６から構成されて
いる。減算を基本とする分周器を利用する時の初期設定
回路は設定値Ｎを分周開始に取り込む。そして、分周完
了検出は”０”で行われ、”０” 状態を１クロックの
期間を与えるとＮから０までのＮ＋１の周期となる。分
周途中に分周器の内容と値Ａに一致してから”０”の完
了状態になるまでの期間がＡとなる時のＸの値はＸ＝
（Ｎ＋１−Ａ）Ｐ＋（Ｐ−１）Ａ即ちＸ＝（Ｎ＋１）Ｐ
−Ａで与えられる。同様に、前記分周器２が分周比Ｐと
分周比Ｐ＋１で動作し、かつ、前記分周器３の分周動作
が予め設定された値Ｎを減算の実行結果が０になる直前
に値Ｎを読み込む分周動作をする時Ｘ＝（Ｎ−Ａ）Ｐ＋
（Ｐ＋１）Ａ即ち、Ｘ＝ＮＰ＋Ａで与えられる位相ロッ
クループ分周器を構成する。
【０００９】また、分周器３が加算形の場合には図４と
なり、初期設定回路１８で数値１または０を設定して分
周完了検出回路１９では加算形分周器１７の内容が設定
値Ｎと一致が成立した時に完了する。加算形の場合にＡ
で設定された期間を得るためには、初期設定時から前記
分周器の内容が値Ａに一致するまでの期間を生成して分
周器２の制御信号を容易に生成できる。
なり、初期設定回路１８で数値１または０を設定して分
周完了検出回路１９では加算形分周器１７の内容が設定
値Ｎと一致が成立した時に完了する。加算形の場合にＡ
で設定された期間を得るためには、初期設定時から前記
分周器の内容が値Ａに一致するまでの期間を生成して分
周器２の制御信号を容易に生成できる。
【００１０】
【発明の効果】以上のように、本発明によれば、周波数
逓減回路あるいは位相ロックループ分周器の回路規模の
低減、特に、高い周波数で動作する分周器の数を削除、
すなわち、スワローカウンタと呼ばれる回路の削減がで
き、かつ、複数の分周器間の相互信号の同期などの高速
性が要求される制御回路を削減できる。この結果、低消
費電力化と論理規模の大幅な縮小が可能となり、集積回
路で構成した時のチップ面積を大幅に低減できる。
逓減回路あるいは位相ロックループ分周器の回路規模の
低減、特に、高い周波数で動作する分周器の数を削除、
すなわち、スワローカウンタと呼ばれる回路の削減がで
き、かつ、複数の分周器間の相互信号の同期などの高速
性が要求される制御回路を削減できる。この結果、低消
費電力化と論理規模の大幅な縮小が可能となり、集積回
路で構成した時のチップ面積を大幅に低減できる。
【００１１】さらに、設定値Ｎ、Ａの変更直後に発生す
る不具合、正常状態になるまでの遅延も分周器３、分周
器６および位相検出器にリセット信号を供給して強制的
に初期化動作を実行することにより防止できる。さらに
制御回路が簡潔化され、二つの分周器の同期も不用とな
るので動作速度を大幅に改善できる。
る不具合、正常状態になるまでの遅延も分周器３、分周
器６および位相検出器にリセット信号を供給して強制的
に初期化動作を実行することにより防止できる。さらに
制御回路が簡潔化され、二つの分周器の同期も不用とな
るので動作速度を大幅に改善できる。
【００１２】こうして高速で、低消費電力な回路規模の
小さな位相ロックループを構成できる。
小さな位相ロックループを構成できる。
【図１】 図１は、本発明の一実施例に係わる位相ロッ
クループ分周器の回路構成を示すブロック図
クループ分周器の回路構成を示すブロック図
【図２】 図２は、従来の技術に係わる位相ロックルー
プ分周器の回路構成を示すブロック図
プ分周器の回路構成を示すブロック図
【図３】 図３は、各分周器の内部構成を示すブロック
図
図
【図４】 図４は、各分周器の内部構成を示すブロック
図
図
１． 電圧制御発振器 ２． 分周器Ｐ ３． 分周器 ４． 比較器 ５． 位相検出器 ６． 分周器 ７． 電圧制御発振器
Claims (6)
- 【請求項１】 位相ロックループを構成する入力電圧で
可変する電圧制御発振器１、数値比較器４からの制御信
号の状態で予め設定された二つの分周比が選択される可
変分周器２、予め外部から設定された数値Ｎを基数とし
た分周を実行する第一と第二の出力を持つ分周器３、お
よび、分周器３の第二の出力である分周の途中結果の内
容と予め外部から設定された数値Ａとを比較する数値比
較器４を備える位相ロックループ分周回路、リセット入
力を持つ基準信号分周回路であって、分周した二つの出
力信号として位相検出器５に供給する機能を具備するこ
とを特徴とする位相ロックループ回路。 - 【請求項２】 前記可変分周器２は予め定められた分周
比Ｐとその分周比に１を増減した値Ｐ±１の値で電圧制
御発振器からの出力信号周波数を分周し、この周波数分
周された出力を前記分周器３に供給する、分周に用いら
れる分周比の値は前記比較器３の出力論理値が真の時に
は値Ｐを使用し、虚の時には１増減値Ｐ±１を使用する
分周器であり前記比較器４の数値比較器の論理値出力に
依存する可変分周器である請求項１に記載の位相ロック
ループ回路。 - 【請求項３】 分周器３は予め外部から設定された値Ｎ
を分周器３の内部に読み込み前記分周器２からクロック
パルス信号が供給されるたびに１分周を実行し分周が完
全に達する直前または直後に値Ｎを再度読み込む連続動
作をする減算形分周器、もしくは、数値０または１の初
期値から設定された数値Ｎまでを加算する形の加算形分
周器であり、前記分周器２の出力周波数を１／Ｎまたは
１／（Ｎ＋１）に分周した周波数出力を位相検出器５へ
供給する第一の出力と、分周をした経過を前記数値比較
器４へ供給する第二の出力を持つ、また、分周経過を初
期化する入力であるリセット信号入力を持つ分周器であ
る請求項１に記載の位相ロックループ回路。 - 【請求項４】 数値比較器４は予め外部から設定された
値Ａと前記分周器３からの第二の出力である分周途中経
過の数値を比較して前記分周器３の結果が減算形分周器
を使用している場合には値Ａと等しくなった時から分周
が完了するまでの期間に虚の論理値を、分周器の分周が
完了した時点で真の論理値を出力する数値比較器であ
り、加算形分周器を使用している場合には分周器の初期
化された時から数値Ａと一致する時まで虚を出力し、一
致後から分周完了まで真の論理値を出力する数値比較器
で、前記分周器２の分周比を制御する論理値信号を提供
する数値比較器である請求項１に記載の位相ロックルー
プ回路。 - 【請求項５】 位相検出器５は、予め定められた初期化
入力であるリセット信号を持つ基準分周器６により発生
された基準周波数Ｒと、前記分周器３の第一の出力の周
波数および位相差とを比較して、前記の二つの信号の位
相差に比例した電圧信号を出力して電圧制御発振器の周
波数および位相を制御する位相検出器で分周設定値Ｎお
よびＡの値が変更された時に、位相検出器内部を初期化
する第三の入力であるリセット信号を持つ位相検出器で
ある請求項１に記載の位相ロックループ回路。 - 【請求項６】 分周器３、基準分周器および位相検出器
５のリセット信号は分周の値を決定する値Ｎまたは値Ａ
の内容が変更された時に発生する不具合、すなわち、分
周器内の経過出力が変更前の分周途中の値に重畳される
ことによる誤動作や検出器の出力遅延を防止するために
初期化するための信号である請求項１に記載の位相ロッ
クループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5095045A JPH07111452A (ja) | 1993-03-31 | 1993-03-31 | 位相ロックループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5095045A JPH07111452A (ja) | 1993-03-31 | 1993-03-31 | 位相ロックループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07111452A true JPH07111452A (ja) | 1995-04-25 |
Family
ID=14127102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5095045A Pending JPH07111452A (ja) | 1993-03-31 | 1993-03-31 | 位相ロックループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012035941A1 (ja) * | 2010-09-15 | 2012-03-22 | シャープ株式会社 | 分周回路およびそれを備えたｐｌｌ回路並びに半導体集積回路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148876A (ja) * | 1984-08-17 | 1986-03-10 | Canon Inc | 画像形成装置 |
| JPH01188026A (ja) * | 1988-01-21 | 1989-07-27 | Nec Corp | 周波数シンセサイザー回路 |
| JPH0265410A (ja) * | 1988-08-31 | 1990-03-06 | Sony Corp | ディジタルｐｌｌ回路 |
| JPH03226012A (ja) * | 1990-01-30 | 1991-10-07 | Nec Corp | Ｐｌｌシンセサイザー |
| JPH0563566A (ja) * | 1991-08-29 | 1993-03-12 | Matsushita Electric Ind Co Ltd | シンセサイザ |
-
1993
- 1993-03-31 JP JP5095045A patent/JPH07111452A/ja active Pending
Patent Citations (5)
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| JP2012085265A (ja) * | 2010-09-15 | 2012-04-26 | Sharp Corp | 分周回路およびそれを備えたｐｌｌ回路並びに半導体集積回路 |
| CN103069718A (zh) * | 2010-09-15 | 2013-04-24 | 夏普株式会社 | 分频电路、以及具备该分频电路的pll电路和半导体集成电路 |
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