JPH0266624A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置さらには算術論理演算のための
演算器とレジスタの構成に関し、例えばマイクロプログ
ラム制御されるプロセッサに適用して有効な技術に関す
るものである。

〔従来技術〕

プロセッサのようなデータ処理装置の実行部には算術論
理演算器やバレルシフタ、さらにはソースレジスタやデ
スティネーションレジスタとされる各種レジスタが含ま
れ、従来それらは単数もしくは複数の内部バスを共有す
るように結合されている。このような実行部で所要の演
算を行う場合。

ソースレジスタのデータを内部バスを介して演算器に与
え、その演算結果をディスティネーションレジスタに格
納する。このような演算サイクルにおいて、演算対象デ
ータは必ず内部バスから所要の演算器に与えられ、更に
その演算結果は内部バスを介して所要レジスタに戻され
るから、１の演算サイクルでは基本的に１つの演算器し
か動作させることができない。

尚、実行部に含まれる演算器とレジスタの構成について
記載された文献の例としては１９８１年５月発行のｒＩ
ＥＥＥマイクロ」第２６頁乃至第３８頁がある。

〔発明が解決しようとする課題〕

演算対象データは必ず共有バスを介してレジスタから演
算器に与えられ、演算結果データも内部バスを介して所
要レジスタに戻されるような従来の構成では、内部バス
上における転送データの競合回避のため１の演算サイク
ルでは基本的に１つの演算器しか動作させることができ
ないため、複数の演算器を用いて一連の演算動作をサイ
クリックに行うような場合には演算器の利用回数に呼応
する動作ステップが必要になり、演算処理の高速化を図
るにも限界があった。例えば算術論理演算器とバレルシ
フタを用いて加算とシフト操作によりｎビットの被乗数
とｎビットの乗数との乗算を行う場合、上位ｎビットに
０、下位ｎビットに乗数を入れた２０ビツトを生成する
。この２ｎビツトの最下位ビットが１のときに上位ｎビ
ットに被乗数を加算し、０のときは上位ｎビットに０を
加算し、この結果に対して２ｎビツトを全体的に右へ（
最下位ビット側へ）１ビツトシフトさせ、以下同様の操
作をｎ回繰り返し、その結果残った２ｎビツトを乗算結
果とする。このとき、個々の加算操作で得られた値やシ
フト操作で得られた値は夫々共有レジスタに蓄えられ、
次のステップに供されなければならないが、加算操作で
得られた値やシフト操作で得られた値を共有レジスタに
転送するには各演算器が共有する内部バスを利用しなけ
ればならないため、転送データの競合を回避するにはそ
のような乗算に少なくとも２ｎ回の動作サイクルが必要
になる。

本発明の目的は複数の演算器を用いた一連の演算動作の
高速化を図ることができるデータ処理装置を提供するこ
とにある。

本発明の前記並びにそのほかの目的とし新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、命令を実行するための実行手段に、共有バス
に結合された複数の演算器を備え、上記演算器を５演算
結果を共有バスを通さずに蓄える専用レジスタから再び
データが供給され得るように構成するものである。

このとき、上記演算器には、セレクタを介して専用デー
タレジスタの出力データ又は共有バスから与えられるデ
ータを選択的に供給可能とすることが、演算器を汎用的
に利用する上において望ましい。そして、セレクタによ
る入力データの選択制御を含む各種演算制御はマイクロ
命令による制御とすることができる。

〔作　用〕

上記した手段によれば、ある演算器が共有バスから与え
られるデータを処理してその処理結果を共有バスに与え
るとき、他の演算器は専用レジスタから与えられるデー
タを処理したり、演算結果を専用レジスタに格納するこ
とができ、これにより、複数の演算器は同一演算サイク
ルにおいて共有バスの競合を回避して並列演算処理が可
能になり、これが複数の演算器を用いた一連の演算動作
の高速化を達成するように働く。

〔実施例〕

第４図には本発明に係るデータ処理装置の一実施例であ
るプロセッサが示される。同図に示されるプロセッサ１
は、特に制限されないが、公知の半導体集積回路製造技
術によってシリコン基板のような１個の半導体基板に形
成される。

このプロセッサ１は入出力回路２を介して結合される外
部の図示しないプログラムメモリからマクロ命令をフェ
ッチし、その命令をマイクロプログラム制御に基づいて
実行部３で実行する制御形態を有する。

上記実行部３による各種演算処理手順などを記述したマ
イクロプログラムはマイクロＲＯＭ　（リード・オンリ
・メモリ）４に格納される。このマイクロＲＯＭ４は、
命令フェッチ部５にフェッチされたマクロ命令の命令コ
ードをデコードする命令デコーダ６の出力やシーケンス
コントローラ７の出力によってアクセスされることによ
り、マイ′クロプログラムを構成するマイクロ命令が順
次読み出される。

上記命令フェッチ部５は、入出力回路２及び命令フェッ
チバス８を介して図示しないメモリから与えられるマク
ロ命令をフェッチする。命令デコーダ６は、マクロ命令
に含まれる命令コードをデコードして得られるアドレス
情報に基づいて上記マイクロＲＯＭ４をアクセスする。

これにより、そのマクロ命令で指示される演算処理など
を行うための一連のマイクロ命令群の先頭のマイクロ命
令が読み出される。上記マクロ命令で指示される演算処
理を行うための一連のマイクロ命令群の第２番目以降の
マイクロ命令は、直前に読み出されたマイクロ命令のネ
タストアドレスフィールドの情報が上記シーケンスコン
トローラ７に供給されることによって指示される。この
ようにしてマイクロＲＯＭ４から読み出されるマイクロ
命令はマイクロ命令デコーダ９に供給される。このマイ
クロ命令デコーダ９は、与えられたマイクロ命令をデコ
ードし、実行部３などに対する制御信号１０を生成する
。

上記実行部３はマイクロ命令デコーダ９から出力される
制御信号１ｏに基づいてデータやアドレスの演算を行い
、内部データ／アドレスバス１１を介して上記入出力回
路２に結合される。尚、内部データ／アドレスバス１１
又は命令フェッチバス８の何れを外部とインタフェース
するかの選択はシーケンスコントローラ７の指示に基づ
いて制御され、命令フェッチサイクルにおいては命令フ
ェッチバス８が選択されるようになっている。

第１図には上記実行部３に含まれるデータ演算系の一例
が示される。

この実行部３のデータ演算系は、特に制限されないが、
算術論理演算器１５．１ビツトのシフタ１７、及びバレ
ルシフタ１６を演算器として備えると共に、３個の共有
レジスタ１８〜２０を有する。これら演算器１５〜１７
及び共有レジスタ１８〜２０は、特に制限されないが、
基本的に夫々４ビツトの内部バスＢＵＳＩ、ＢＵＳ２．
ＢＵＳ３を共有する。即ち、算術論理演算器１５による
演算結果やバレルシフタ１６によるシフト演算結果は内
部バスＢＵＳ３に与えられ、この内部バスＢＵＳ３には
共有レジスタ１８〜２ｏの入力端子が結合される。上記
バスＢＵＳＩは、共有レジスタ１９の出力端子やシフタ
１７の入力端子に結合されると共に、セレクタ２１を介
して算術論理演算器１５の一方の入力端子、さらにはセ
レクタ２２を介してバレルシフタ１６の一方の入力端子
に接続し得るようになっている。上記内部バスＢＵＳ２
は、共有レジスタ１８．２０の出力端子に結合されると
共に、セレクタ２３を介して算術論理演算器１５の他方
の入力端子、さらにはセレクタ２４を介してバレルシフ
タ１６の他方の入力端子に接続し得るようになっている
。

上記バレルシフタ１６は、特に制限されないが、セレク
タ２２．２４を介して双方の入力端子に与えられるデー
タに対して任意ビット数のシフト操作を行う。ここで、
バレルシフタ１６は、演算対象データや演算結果データ
を内部バスＢＵＳＩ。

ＢＵＳ２．ＢＵＳ３を介してやりとりするほか、共有バ
スとしてのそれら内部バスＢＵＳＩ、ＢＵ３２、ＢＵＳ
３を通さずに演算対象データを受は取ると共にその演算
結果データを蓄え得るようになっている。即ち、バレル
シフタ１６のための専用レジスタ２８．２９が設けられ
、当該一方の専用レジスタ２８の出力端子は上記内部バ
スＢＵＳ１と共に上記セレクタ２２の入力端子に結合さ
れる。このセレクタ２２の出力端子はバレルシフタ１６
の一方の入力端子に結合される。また、もう一方の専用
レジスタ２９の出力端子は、出力端子がバレルシフタ１
６の他方の入力端子に結合された上記セレクタ２４の入
力端子に内部バスＢＵＳ２と共に結合される。そして、
上記専用レジスタ２８．２９の入力端子はバレルシフタ
１６の出力端子に結合される。尚、当該バレルシフタ１
６の出力端子と内部バスＢＵＳ３との間にはバレルシフ
タ１６の出力を専用レジスタ２８又は２９だけが取り込
むときに、内部バスＢＵＳａ上の他のデータがそのよう
なバレルシフタ１６の出力データによって破壊されない
ようにするため、選択的に高出力インピーダンス状態を
採り得るゲート３０が設けられている。

上記セレクタ２２．２４に対する選択制御、並びに専用
レジスタ２８．２９の入出力制御やゲート３０の出力制
御、さらにはバレルシフタ１６によるシフト操作はマイ
クロプログラムに従って制御されるようになっている。

上記算術論理演算器１５は、特に制限されないが、セレ
クタ２１．２３を介して双方の入力端子から与えられる
データに対して加減算を行う。ここで、上記算術論理演
算器１５は、演算対象データや演算結果データを内部バ
スＢＵＳＩ、ＢＵＳ２、ＢＵＳ３を介してやりとりする
ほか、共有バスとしてのそれら内部バスＢＵＳＩ、ＢＵ
Ｓ２゜ＢＵＳ３を通さずに演算対象データを受は取ると
共にその演算結果データを蓄え得るようになっている。

即ち、算術論理演算器１５のための専用レジスタ２５．
２６が設けられ、当該一方の専用レジスタ２５の出力端
子は上記シフタ１７の出力端子と内部バスＢＵＳＩと共
に上記セレクタ２１の入力端子に結合される。このセレ
クタ２１の出力端子は算術論理演算器１５の一方の入力
端子に結合される。また、もう一方の専用レジスタ２６
の出力端子は、出力端子が算術論理演算器１５の他方の
入力端子に結合された上記セレクタ２３の入力端子に結
合される。このセレクタ２３には、特に制限されないが
、上記専用レジスタ２６や内部バスＢＵＳ　１から与え
られるデータのほかに４ビツトの論理「０」データも与
えられるようになっている。そして、上記専用レジスタ
２５．２６の入力端子は算術論理演算器１５の出力端子
に結合される。尚、当該算術論理演算器１５の出力端子
と内部バスＢＵＳ３との間には算術論理演算器１５の出
力を専用レジスタ２５又は２６だけが取り込むときに、
内部バスＢＵＳ３上の他のデータがそのような算術論理
演算器１５の出力データによって破壊されないようにす
るため、選択的に高出力インピーダンス状態を採り得る
ゲート２７が設けられている。

上記セレクタ２１．２３に対する選択制御、並びに専用
レジスタ２５．２６の入出力制御やゲート２７の出力制
御、さらには算術論理演算器１５による演算操作は基本
的にマイクロプログラムに従って制御されるようになっ
ている。特に制限されないが、セレクタ２３において、
論理「０」データを選択するか内部バスＢＵＳ２からの
データを選択するかの制御に当たっては、バレルシフタ
１６のシフト操作によってオーバーフローされる最下位
ビットＯＦＢが参照される。このような制御は専ら乗算
で必要とされ、その詳細は後で説明する。

第２図には上記セレクタ２１，２３．専用レジスタ２５
，２６、及びゲート２７の詳細な一例が示される。同図
には内部バスＢＵＳＩ、ＢＵＳ２゜ＢＵＳ３の１ビツト
分のバス信号線ＢＵＳ１ｉ。

ＢＩＳ２ｉ、ＢＵＳ３ｉに関する構成が代表的に示され
る。

上記専用レジスタ２５は、特に制限されないが、バス信
号線の１ビツトに対して２ビツトのスタティックラッチ
回路を備え、夫々にはクロックドインバータ３２．３３
で構成される入力ゲートを介して算術論理演算器１５の
出力が選択的に与えられるようになっている。一方のス
タティックラッチ回路は、特に制限されないが、インバ
ータ３４とこれに帰還結合されたクロックドインバータ
３５によって構成され、同様に他方のスタティックラッ
チ回路もインバータ３６とこれに帰還結合されたクロッ
クドインバータ３７によって構成される。入力ゲートと
してのクロックドインバータ３２．３３は上記制御信号
の１０の一部である入力制御信号φｉ工、φ１２によっ
て選択制御され、これに呼応して上記クロックドインバ
ータ３５，３７は制御信号φｉｌｌ　φ１２によってそ
の制御ゲートが制御される。尚、本実施例において各種
クロックドインバータはローレベルの制御信号によって
高出力インピーダンス状態を採り、ハイレベルの制御信
号によって入力信号の反転レベルを出力可能な状態に制
御される。

上記セレクタ２１は、特に制限されないが、上記シフタ
１７からのデータを入力端子に受けるクロックドインバ
ータ３８、バス信号線ＢＵＳ　１　ｉから供給されるデ
ータを入力端子に受けるクロックドインバータ３９、上
記セレクタ２５に含まれるインバータ３４．３６の出力
端子に入力端子が結合されたクロックドインバータ４０
，４１、及びそれらクロックドインバータ３８，３９，
４０゜４１の出力端子にワイヤードオア結合された論理
整合用インバータ４２を含む。上記クロックドインバー
タ３８，３９，４０．４１は制御信号１０の一部である
選択制御信号φ１３１　φ１４１　φ１ｇ＋φｉＧによ
って選択制御される。

上記専用レジスタ２６も専用レジスタ２５と同様に、バ
ス信号線の１ビツトに対して２ビツトのスタティックラ
ッチ回路を備え、夫々にはクロックドインバータ４４．
４５で構成される入力ゲートを介して算術論理演算器１
５の出力が選択的に与えられるようになっている。一方
のスタティックラッチ回路は、特に制限されないが、イ
ンバータ４６とこれに帰還結合されたクロックドインバ
ータ４７によって構成され、同様に他方のスタティック
ラッチ回路もインバータ４８とこれに帰還結合されたク
ロックドインバータ４９によって構成される。入力ゲー
トとしてのクロックドインバータ４４．４５は上記制御
信号の１０の一部である入力制御信号φ１７１　φｉｏ
によって選択制御され、これに呼応して上記クロックド
インバータ４７．４９は制御信号φｌｔ＋　φｉＩｌに
よってその制御ゲートが制御される。

上記セレクタ２３は、特に制限されないが、専用レジス
タ２６を構成するインバータ４６．４８の出力端子に入
力端子が結合されたクロックドインバータ５０，５１、
バス信号線ＢＵＳ２ｉに入力端子が結合されたクロック
ドインバータ５２、及びそれらクロックドインバータ５
０，５１．５２の出力端子にワイヤードオア結合された
論理整合用インバータ５３を含む。上記クロックドイン
バータ５０，５１．５２は制御信号１０の一部である選
択制御信号φ１９１　φｉ工。、φｉ工、によって選択
制御される。更に乗算用の選択論理として、バス信号線
ＢＵＳ２ｉに入力端子が結合されたクロックドインバー
タ５４と、論理「０」データを入力端子に受けるクロッ
クドインバータ５５とが上記インバータ５３の入力端子
にワイヤードオア結合される。クロックドインバータ５
４は、制御信号１ｏの１つとされる乗算指定制御信号φ
ｍｔＰと上記オーバーフロービットＯＦＢとを２人力と
するアンドゲート５６の出力によって選択制御され、上
記クロックドインバータ５５は、上記アンドゲート５６
から出力される信号の反転信号と上記乗算指定制御信号
φｍｔｐとを２人力とするアンドゲート５７の出力信号
によって選択制御される。この乗算用選択論理において
は、乗算指定制御信号φｍ　ｔ　ｐがハイレベルにアサ
ートされているとき、オーバーフロービットＯＦＢがハ
イレベルであるならバス信号線ＢＵＳ２ｉから供給され
るデータを算術論理演算器１５に供給可能とし。

オーバーフロービットＯＦＢがローレベルであるならバ
ス信号線ＢＵＳ２　ｉから供給されるデータに換えて論
理ｒＯＪデータを算術論理演算器１５に供給可能とする
。乗算指定制御信号φｍ　ｔ　ｐがローレベルにネゲー
トされているときにはクロックドインバータ５４．５５
は供に高出力インピーダンス状態にされる。

上記ゲート２７は、特に制限されないが、算術論理演算
器１５の出力端子に入力端子が結合される論理整合用イ
ンバータ６０と、この論理整合用インバータ６０に出力
端子に入力端子が結合され制御端子には上記制御溝信号
１０の１つとされる選択制御信号φ１１２が供給される
クロックドインバータ５９によって構成される。

尚、バレルシフタ１６側のセレクタ２２．２４や専用レ
ジスタ２８．２９についても基本的には第２図と同様に
構成することができる。

このように上記バレルシフタ１６や算術論理演算器１５
を用いた演算では、演算対象データを内部バスＢＵＳＩ
、ＢＵＳ２から得てそれを内部バスＢＵＳ３にもどして
やるというデータの流れと。

演算対象データを専用レジスタから得てその演算結果を
再び専用レジスタに戻してやるというデータの流れとを
選択可能になり、例えば算術論理演算器１５が演算対象
データを内部バスＢＵＳＩ。

ＢＵＳ２から得て演算を行うとき、専用レジスタ２８．
２９のデータを利用するようにすれば、バレルシフタ１
６によるシフト演算やその演算結果を格納する操作を、
算術論理演算器１５による算術論理演算やその演算結果
を格納する操作に並列して行うことができる。逆に、バ
レルシフタ１６が演算対象データを内部バスＢＵＳＩ、
ＢＵＳ２から得てシフト操作を行うとき、専用レジスタ
２５．２６のデータを利用するようにすれば、算術論理
演算器１５による算術論理演算やその演算結果を格納す
る操作をバレルシフタ１６によるシフト演算やその演算
結果を格納する操作に並列して行うことができる。

次に乗算を一例として本実施例の動作を説明する。

例えば、共有レジスタ２０に格納された被乗数す、ｂ、
ｂｌｂ、と共有レジスタ１８に格納された乗数ｃ、Ｑ２
Ｑ１ｃ０との乗算について説明する。このときの乗算手
法は加算とシフト操作の繰返し手法とし、算術論理演算
器１５による加算結果は共有レジスタ１９に格納し、ま
た、バレルシフタ１６によるシフト操作の結果は専用レ
ジスタ２９に格納するものとする。尚、当該乗算に際し
て上記制御信号φｍ　ｔ　ｐはアサートされる。

ここで先ず当該乗算は概ね下記式のようにして行われ、 ＋　　　　ｃ　　Ｘｂ　　　ｂ、　　ｂ、　　ｂ。

ａｆｆ４　　　ａｌ１３ａ０２ａｏｌａｏ。

＋　　　　ｃ　　Ｘ　ｂ　　　ｂ　　　ｂ　　　ｂ。

”１４　　　ａｔ３ａ１２　ａｔｚ４ユニ＋ｃＸｂｂｂ
ｂ ａ２４　　　ａ２３　ａｚｚ　ａ２４ユ１求めるべき演
算結果はａ３４ａ３３ａ２２ａ３１ａ３゜ａ２゜ａｌ。

ａｏ。とされる。

このような乗算の処理手順の詳細な一例は第３図に示さ
れ、以下この第３図をも参照しなから当該加算演算を説
明する。

共有レジスタ１９は全４ビツト０に初期設定されており
、先ず、共有レジスタ１８に格納された乗数ｃ、Ｑ２Ｑ
１ｃ、を内部バスＢＵＳ２からノンオペレーション状態
のバレルシフタ１６を通して専用レジスタ２９にセット
する。

次のサイクルでは、初期設定された共有レジスタ１９の
データｏｏｏｏが内部バスＢｕｓ　１に。

そして共有レジスタ２０に格納されている被乗数す、ｂ
ｚｂｘｂｏが内部バスＢＵＳ２に出力される。

これにより、バレルシフタ１６は内部バスＢＵＳ１から
データｏｏｏｏを採り込むと共に専用レジスタ２９から
乗数ｃ、ｃ２ｃｉｃ０を取り込んで、下位側に１ビット
シフト操作し、オーバーフローした最下位ビットｃ０が
オーバーフロービットＯＦＢとしてセレクタ２３に与え
られる。一方、算術論理演算器１５は、内部バスＢＵＳ
１からデータ００００を取り込むと共に、セレクタ２３
に与えられたオーバーフロービットＯＦＢとしてのビッ
トＣ０のレベルに従ってセレクタ２３からデータｏｏｏ
ｏ又は被乗数す、ｂ、ｂ□ｂ０が与えられ、これによっ
て算術論理演算器１５は、実質的にＣ６ｘｂ、ｂ２ｂ、
ｂ、の値とデータ００００との加算を行って演算結果ａ
０３ａ０２ａｏ工ａ０゜を得る。このとき、バレルシフ
タ１６は、当該加算演算に並行してそのときのシフト操
作で得られた下位４ビットＯｃ、ｃ２ｃ１を再び専用レ
ジスタ２９に戻す処理を行う。算術論理演算器１５で得
られた加算結果ａ０３ａ０２ａ０１ａｏ。は共有レジス
タ１９に格納される。

そして次のサイクルでは、共有レジスタ１９のデータａ
ｏｆｆａ０２ａｌｌｌａｏｏが内部バスＢＵＳＩに、そ
して共有レジスタ２０に格納されている被乗数す、ｂ、
ｂｌｂｏが内部バスＢＵＳ２に出力される。

これにより、バレルシフタ１６は内部バスＢＵＳ１から
データａ　ｏ３　ａ　ｏ２　ａ　ｌ、ｚ　ａ　０゜を採
り込むと共に専用レジスタ２９からデータＯｃｍＣ，Ｃ
，を取り込んで、下位側に１ビットシフト操作し、オー
バーフローした最下位ビットｃ１がオーバーフロービッ
トＯＦＢとしてセレクタ２３に与えられる。

一方、シフタ１７は内部バスＢＵＳ　１からデータａ０
３　Ｃ０２ａａｘ　ａ、。を取り込んで下位側に１ビツ
トシフトさせ、最上位ビットには前サイクルで算術論理
演算器１５から出力されたキャリＣＡＲを取り込んだデ
ータａ。４ａ０３ａ０２ａ０１を算術論理演算器１５に
与える。算術論理演算器１５は、当該データａ。４ａ０
３ａ０２ａＯＬを取り込むと共に、セレクタ２３に与え
られたオーバーフロービットＯＦＢとしてのビットＣ工
のレベルに従ってセレクタ２３からデータ００００又は
被乗数す、ｂ２ｂｉｂ、が与えられ、これによって算術
論理演算器１５は、実質的にｃ、Ｘｂ、ｂ２ｂ１ｂ０の
値とデータａ０４ａ。

３ａＯＺａｌｌとの加算を行って演算結果ａＬ３ａ１１
ａよ１ａ□。を得る。このとき、バレルシフタ１６は、
当該加算演算に並行してそのときのシフト操作で得られ
た下位４ビツトａ。ｌ、ｏｃ３ｃ２を再び専用レジスタ
２９に戻す処理を行う、算術論理演算器１５で得られた
加算結果ａ工１ａｚｚａ□、ａｌ、は共有レジスタ１９
に格納される。

引き続く次のサイクルでは、共有レジスタ１９のデータ
ａｌｆｆａｌＺａｌｉａＬ。が内部バスＢＵＳ　１に、
そして共有レジスタ２ｏに格納されている被乗数す、ｂ
２ｂ□ｂ、が内部バスＢＵＳ２に出力される。

これにより、バレルシフタ１６は内部バスＢＵＳ１から
データａ１．ａ工ａａｉ１ａ工。を取り込むと共に専用
レジスタ２９からデータａ０゜Ｏｃ、Ｃ２を取り込んで
、下位側に１ビットシフト操作し、オーバーフローした
最下位ビットｃ２がオーバーフロービットＯＦＢとして
セレクタ２３に与えられる。

一方、シフタ１７は内部バスＢＵＳＩからデータａ工、
ａ工２ａ工ｔａｘ。を取り込んで下位側に１ビツトシフ
トさせ、最上ビットには前サイクルで算術論理演算器１
５から出力されたキャリＣＡＲを取り込んだデータａ１
４ａ□、ａ□ｚａｚ□を算術論理演算器１５に与える。

算術論理演算器１５は、当該データａ１４ａｉ３ａ工２
ａ工、を取り込むと共に、セレクタ２３に与えられたオ
ーバーフロービットＯＦＢとしてのビットｃ２のレベル
に従ってセレクタ２３からデータ０ＯｏＯ又は被乗数ｂ
３ｂ２ｂ１ｂ、が与えられ、これによって算術論理演算
器１５は、実質的にｃ２Ｘｂ、ｂ、ｂｉｂｏの値とデー
タａ　１４　ａ　１３ａ工ｚａ工□との加算を行って演
算結果ａ２３ａ２２ａ２１ａｇｏを得る。このとき、バ
レルシフタ１６は、当該加算演算に並行してそのときの
シフト操作で得られた下位４ビツトａ１゜ａｏ。Ｏｃ３
を再び専用レジスタ２９に戻す処理を行う。算術論理演
算器１５で得られた加算結果ａ２３ａ２！ａ２１ａｍ。

は共有レジスタ１９に格納される。

さらに次のサイクルでは、共有レジスタ１９のデータａ
Ｚ３　ａｚｚ　Ｃ２１ａ、。が内部バスＢＵＳＩに、そ
して共有レジスタ２０に格納されている被乗数ｂ３ｂ２
ｂより、が内部バスＢＵＳ２に出力される。

これにより、バレルシフタ１６は内部バスＢＵＳ１から
データａ２３ａＺ□ａ２□ａ２゜を取り込むと共に専用
レジスタ２９からデータａ工。ａｏ。Ｏｃ、を取り込ん
で、下位側に１ビットシフト操作し、オーバーフローし
た最下位ビットＣ１がオーバーフロービットＯＦＢとし
てセレクタ２３に与えられる。

一方、シフタ１７は内部バスＢＵＳ　１からデータａｚ
＋ａｚ２ａｚ□ａ２゜を取り込んで下位側に１ビツトシ
フトさせ最上ビットには前サイクルで算術論理演算器１
５から出力されたキャリＣＡＲを取り込んだデータａ２
４ａＺ３ａＺ２ａＺＬを算術論理演算器１５に与える。

算術論理演算器１５は、当該データａ２４ａ２３ａＺ□
ａｚｔを取り込むと共に、セレクタ２３に与えられたオ
ーバーフロービットＯＦＢとしてのビットｃ３のレベル
に従ってセレクタ２３からデータ００ｏＯ又は被乗数す
、ｂ２ｂより。が与えられ、これによって算術論理演算
器１５は、実質的にｃ３Ｘｂ、ｂ、ｂ、ｂ、の値とデー
タａＺ４ａ２３ａ２ｘａｚ□との加算を行って演算結果
ａ３３　Ｃ３２ａａｚ　Ｃ３゜を得る。このときバレル
シフタ１６は、当該加算演算に並行してそのときのシフ
ト操作で得られた下位４ビツトａ２゜ａｌ。ａ、ｏＯを
再び専用レジスタ２９に戻す処理を行う。算術論理演算
器１５で得られた加算結果ａ３３ａ３□ａ３□ａ、。は
共有レジスタ１９に格納される。

そして最後のサイクルでは、共有レジスタ１９のデータ
ａ３３　Ｃ３２Ｃ３ｚ　Ｃ３Ｇが内部バスＢＵＳ　１に
、そして共有レジスタ２０に格納されている被乗数す、
ｂ２ｂ１ｂｏが内部バスＢＵＳ２に出力される。

これにより、バレルシフタ１６は内部バスＢＵＳ１から
データａ３３　ａ３２　ａ３Ｌ　ａ３゜を取り込むと共
に専用レジスタ２９からデータａＺ１１ａｉｌｌａｏ。

０を取り込んで、下位側に１ビットシフト操作し、オー
バーフローした最下位ビットＯがオーバーフロービット
○ＦＢとしてセレクタ２３に与えられる。

一方、シフタ１７は内部バスＢＵＳＩからデータ”ｊ３
ａ３２ａ３□ａ、。を取り込んで下位側に１ビツトシフ
トさせ最上ビットには前サイクルで算術論理演算器１５
から出力されたキャリＣＡＲを取り込んだデータａ３４
ａ３３ａ３２ａ３□を算術論理演算器１５に与える。算
術論理演算器１５は、当該データａ３４ａ３３ａ３□ａ
３□を取り込むと共に、セレクタ２３に与えられたオー
バーフロービットＯＦＢとしてのビット０に従ってセレ
クタ２３からデータ００００が与えられ、これによって
算術論理演算器１５は、ｏｏｏｏとデータａ３４ａ３３
ａ３１１ａ３１との加算を行って演算結果ａ３４ａ３３
ａ３２ａ３１を得る。

このときバレルシフタ１６は、当該加算演算に並行して
そのときのシフト操作で得られた下位４ビツトａ３０ａ
２０ａ工。ａｏ。を再び専用レジスタ２９に戻す処理を
行う。算術論理演算器１５で得られた加算結果ａ３４ａ
３３ａ３２ａ３□は共有レジスタ１９に格納される。

このような演算サイクルにより、共有レジスタ１９の格
納データａ３４ａ３３ａ３２ａ３１と専用レジスタ２９
の格納データａ、。ａ２０ａＬＯａ１１゜とによって。

被乗数ｂ　３　ｂ　ｚ　ｂ　１ｂ　ａと乗数Ｃ３ＱｚＱ
ｌｃ、との演算結果であるデータａ３４　ａ３３　ａ３
２　ａａｘ　ａ３０　ａ２゜ａ工。

ａｏ。が得られる。

上記実施例によれば以下の作用効果を得る。

（１）算術論理演算器１５による加算操作とバレルシフ
タ１６によるシフト操作は概ね並列的に行われ、算術論
理演算器１５による加算結果を共有レジスタ１９に格納
するとき、バレルシフタのシフト操作で得られた結果は
内部バスＢＵＳ３を介することなく専用レジスタ２９に
格納される。したがって、被乗数す、ｂ、ｂ□ｂ、と乗
数ｃ３ｃ２ｃｍｃｏとの乗算を行うためのサイクル数は
５乗数Ｃ１Ｃ２ＣｌＣｏを最初に専用レジスタ２９に設
定するサイクルを含めても６サイクルで済む、これに対
し専用レジスタ２９が無いような従来の構成ではバレル
シフタ１６によるシフト操作と算術論理演算器１５によ
る加算操作とを夫々異なるサイクルで実行しなければ、
加算操作の結果とシフト操作の結果を所定のレジスタに
格納するときそれらのデータが内部バス上で競合もしく
は撹乱されるため、８サイクルが必要とされる。したが
って、本実施例の実行部で乗算などを行う場合にその演
算処理能力もしくは演算処理速度を向上させることがで
きる。

（２）上記バレルシフタ１６や算術論理演算器１５を用
いた演算では、演算対象データを内部バスＢＵＳＩ、Ｂ
ＵＳ２から得てそれを内部バスＢＵＳ３もどしてやると
いうデータの流れと、演算対象データを専用レジスタか
ら得てその演算結果を再び専用ジスタに戻してやるとい
うデータの流れとを選択可能になり、例えば算術論理演
算器１５が演算対象データを内部バスＢＵＳＩ、ＢＵＳ
２から得て演算を行うとき、専用レジスタ２８，２９の
データを利用するようにすれば、バレルシフタ１６によ
るシフト演算やその演算結果を格納する操作を、算術論
理演算器１５による算術論理演算やその演算結果を格納
する操作に並列して行うことができる。逆に、バレルシ
フタ１６が演算対象データを内部バスＢＵＳＩ、ＢＵＳ
２から得てシフト操作を行うとき、専用レジスタ２５．
２６のデータを利用するようにすれば、算術論理演算器
１５による算術論理演算やその演算結果を格納する操作
を、バレルシフタ１６によるシフト演算やその演算結果
を格納する操作に並列して行うことができる。したがっ
て、乗算に限らず算術論理演算器１５とバレルシフタ１
６とを用いる各種演算効率の向上を図ることができる。

（３）上記作用効果より、乗算のように複数の演算器を
用いる演算処理のためのマイクロプログラムのステップ
数低減にも寄与することができる。

（４）専用レジスタ２５，２６，２８．２９の利用は選
択可能であるから、各種演算に対する汎用性も高い。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
その要旨を逸脱しない範囲において種々変更することが
できる。

例えば演算器は１個の算術論理演算器と１個のバレルシ
フタに限定されず、複数個の適宜の演算器に変更可能で
あり、例えば算術論理演算器の数を増やすこともできる
。特に複数個の演算器を並列動作可能とする本発明にお
いては、演算器の数が多ければこれに従って並列動作可
能な演算器の数も増やすことができるため、それに呼応
して演算処理速度向上の度合いも増すことができるよう
になる。

また、上記実施例では乗算を一例にその動作説明を行っ
たが、複数の演算器の並列動作を可能とする演算の種類
はこれに限定されず、その他の演算にも適用することが
できる。例えば複数個の算術論理演算器を含む場合に、
１の算術論理演算器を加算処理に使い、他の演算器をカ
ウンタとして利用することによって所要の演算を行うよ
うな場合にも利用することができる。このような演算処
理においても演算処理速度は従来の概ね２倍となる。尚
、乗算演算の手順は第３図に示される手順に限定されな
い。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプログラム
制御方式のプロセッサに適用した場合について説明した
が、本発明はそれに限定されず、マイクロコンピュータ
や演算機能を有する周辺コントローラ、さらにはオフィ
ースコンピュータやエンジニアリングワークステーショ
ンなどのための各種中央処理装置に広く適用することが
できる。本発明は少なくとも複数の演算器を備えてデー
タ処理を行う条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、演算結果を共有バスを通さずに蓄える専用レ
ジスタから再びデータが供給され得るように構成した演
算器を含むことにより、複数の演算器が同一演算サイク
ルにおいて並列演算を行っても、共有バス上で並列演算
のためのデータの競合を阻止して、演算対象データの供
給や演算結果データの格納が可能になり、このようなデ
ータの競合を回避しながら可能とされる複数の演算器に
よる並列動作により、複数の演算器を用いた一連の演算
動作を高速化することができるという効果がある。特に
、データ処理装置がマイクロプログラム制御される場合
には演算のためのマイクロプログラムステップ数の低減
に寄与することができる。

そして演算器には、セレクタを介して専用データレジス
タの出力データ又は共有バスから与えられるデータを選
択的に供給可能とすることにより、演算器の汎用利用を
可能にすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるプロセッサに含まれる
実行部の一例を示す回路図、 第２図は第１図の実行部に含まれる算術論理演算器のた
めの専用レジスタやセレクタの一例を示す回路図、 第３図は本実施例のプロセッサで実行可能な乗算の処理
手順の一例を示す説明図、 第４図は本発明の一実施例であるプロセッサの全体を概
略的に示すブロック図である。 １・・・プロセッサ、３・・・実行部、４・・・マイク
ロＲＯＭ、１５・・・算術論理演算器、１６・・・バレ
ルシフタ、１７・・・シフタ、１８，１９．２０・・・
共有レジスタ、２１，２２，２３．２４・・・セレクタ
、２５゜２６・・・専用レジスタ、２８．２９・・・専
用レジスタ、ＢＵＳＩ、ＢＵＳ２．ＢＵＳ３・・・内部
バス、ＯＦＢ・・・オーバーフロービット、φｍｔｐ・
・・乗算指定制御信号。 Ｑ３ｉ１　　Ｇ３５　　Ｑ：ｊ２０３１第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、命令を実行するための実行手段を有し、この実行手
   段は、共有バスに結合された複数の演算器を備え、上記
   演算器は、演算結果を共有バスを通さずに蓄える専用レ
   ジスタから再びデータが供給可能にされたデータ処理装
   置。 ２、上記演算器の専用データレジスタは、演算器の入力
   端子に接続される共有バス毎に設けられ、演算器の入力
   端子は、セレクタを介して内部バス及び専用レジスタの
   出力端子に結合された請求項１記載のデータ処理装置。 ３、実行すべき命令を格納する制御記憶手段を備え、こ
   の制御記憶手段から順次読み出されるマイクロ命令に従
   って上記実行手段による演算が制御される請求項２記載
   のデータ処理装置。