JPS6123232A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPS6123232A JPS6123232A JP59143905A JP14390584A JPS6123232A JP S6123232 A JPS6123232 A JP S6123232A JP 59143905 A JP59143905 A JP 59143905A JP 14390584 A JP14390584 A JP 14390584A JP S6123232 A JPS6123232 A JP S6123232A
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- JP
- Japan
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- Pending
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- 238000006243 chemical reaction Methods 0.000 abstract description 23
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000001419 dependent effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000003108 foot joint Anatomy 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は演算装置に関し、豹に、演算データに依存する
演算定数の供給力式に関するもので６も従来技術の説明 従来、２進→ｌＯ進変換などのデータ変換命令では、２
進データが２の補数表示に対し、ｌＯ進データは絶額値
表示であることから、マイクロ命令で２進デ；りの符号
を見て分岐し、正の場合には変換定数λを読み出し、負
の場合には変換定数λの２の補数値λを読み出して演慣
を行なう第１の方式か、或いは２進データが負の場合、
固定的に演算（Ｘ−１）でその２の補数値を算出□し、
変換定数λを読み出して演算を行なう第２の方式がとら
れていたＯ しかしながら、上記第１の方式は、２進データの正負を
判定する麩理が固定的に加わり、演算性能を低下させて
マイクロ命令のステップ数が増えるという欠点があり、
上記第２の方式は２進データが負の場合に演算性能が落
ち、データによって可変Ｔ数となシ、パイプライン制御
には向かないという欠点があった。
演算定数の供給力式に関するもので６も従来技術の説明 従来、２進→ｌＯ進変換などのデータ変換命令では、２
進データが２の補数表示に対し、ｌＯ進データは絶額値
表示であることから、マイクロ命令で２進デ；りの符号
を見て分岐し、正の場合には変換定数λを読み出し、負
の場合には変換定数λの２の補数値λを読み出して演慣
を行なう第１の方式か、或いは２進データが負の場合、
固定的に演算（Ｘ−１）でその２の補数値を算出□し、
変換定数λを読み出して演算を行なう第２の方式がとら
れていたＯ しかしながら、上記第１の方式は、２進データの正負を
判定する麩理が固定的に加わり、演算性能を低下させて
マイクロ命令のステップ数が増えるという欠点があり、
上記第２の方式は２進データが負の場合に演算性能が落
ち、データによって可変Ｔ数となシ、パイプライン制御
には向かないという欠点があった。
従来の構成を！１＠に、変換定数の供給タイムチャート
を＃！２図にそｎぞれ示し説明する〇図中１は８ＶＲ−
メモリからの演算データを格納するオペランドｌ入力レ
ジスタ、２はオペランド２人力レジスタ、３は定数メモ
リ出力レジスタ、４は演算結果レジスタ、５は制御メモ
リＣ８の出力を受けるＣＢ読み出しレジスタ（以下Ｃ８
Ｒと呼ぶ）、６は制御メモｊｊＣ＆−，の読み出しアド
レスを与えるＣＳアドレストジスタ、７はＣ８のシーケ
ンス制御フィールドＳＱＮ、演算制御フィールドＣＮ’
ｌ’ 、定数フィールドに１次アドレスフィールド立の
４フイールドから成る制御メモリ（Ｃ８と呼ぶ）、８は
変換命令で使われる定数を格納する定数メモリ、９はＣ
Ｓアドレスレジスタ６の出力をオペランドｌ入力レジス
タｌの符号出力でＳＱＮフィールドの指示ニヨッテ修飾
スル分岐回路、ｌＯは８ＶＲ（ＳｏｆｔｗａｒｅＶｉｓ
ｉｂｌｅ Ｒｅｇｉｓｔｅｒ）、１１はＭＭ （Ｍａ
ｉ ｎ Ｍｅｍｏｒｙ）をそれぞれ示ＴＯ 次に第１図に示された従来の構成の動作を第２図を参照
して説明する。第２図は従来の構成の動作タイムチャー
トである。同、第２図において、参照符号Ａ簑はアドレ
スを示し、（ＡＨ）ＨアドレスＡ恢の内容を示す。
を＃！２図にそｎぞれ示し説明する〇図中１は８ＶＲ−
メモリからの演算データを格納するオペランドｌ入力レ
ジスタ、２はオペランド２人力レジスタ、３は定数メモ
リ出力レジスタ、４は演算結果レジスタ、５は制御メモ
リＣ８の出力を受けるＣＢ読み出しレジスタ（以下Ｃ８
Ｒと呼ぶ）、６は制御メモｊｊＣ＆−，の読み出しアド
レスを与えるＣＳアドレストジスタ、７はＣ８のシーケ
ンス制御フィールドＳＱＮ、演算制御フィールドＣＮ’
ｌ’ 、定数フィールドに１次アドレスフィールド立の
４フイールドから成る制御メモリ（Ｃ８と呼ぶ）、８は
変換命令で使われる定数を格納する定数メモリ、９はＣ
Ｓアドレスレジスタ６の出力をオペランドｌ入力レジス
タｌの符号出力でＳＱＮフィールドの指示ニヨッテ修飾
スル分岐回路、ｌＯは８ＶＲ（ＳｏｆｔｗａｒｅＶｉｓ
ｉｂｌｅ Ｒｅｇｉｓｔｅｒ）、１１はＭＭ （Ｍａ
ｉ ｎ Ｍｅｍｏｒｙ）をそれぞれ示ＴＯ 次に第１図に示された従来の構成の動作を第２図を参照
して説明する。第２図は従来の構成の動作タイムチャー
トである。同、第２図において、参照符号Ａ簑はアドレ
スを示し、（ＡＨ）ＨアドレスＡ恢の内容を示す。
（第１ステツプ）
命令起動によってＣＳアドレスレジスタ（以下Ｃ８Ａと
呼ぶ）６へ変換命令の先頭アドレスＡｌがセットされる
。
呼ぶ）６へ変換命令の先頭アドレスＡｌがセットされる
。
（第２ステツプ）
Ｃ８Ａ６へ次実行アドレスＡｓがセットされ、Ｃ８Ｒ５
へ先頭アドレスＡ１の内容、即ち、オペランドｌ読出し
指示（Ａｘ）が読み出される。
へ先頭アドレスＡ１の内容、即ち、オペランドｌ読出し
指示（Ａｘ）が読み出される。
（第３ステツプ）
Ｃ８Ａ ６へ次々実行アドレスＡ３がセントされ、Ｃ８
Ｒ＋５へ次実行アドレスＡＩの内容、即ち、オペランド
１ホールド指示（入りが読み出される。オペランド１入
力レジスタ１には先頭アドレスＡｌの内容へ１）の指示
によｐｓＶＲメモリｌＯから変換対象の演算データＤが
セットさｎる。
Ｒ＋５へ次実行アドレスＡＩの内容、即ち、オペランド
１ホールド指示（入りが読み出される。オペランド１入
力レジスタ１には先頭アドレスＡｌの内容へ１）の指示
によｐｓＶＲメモリｌＯから変換対象の演算データＤが
セットさｎる。
（第４ステツプ）
Ｃ８Ａ６の出力Ａ５が分岐回路９において演算データＤ
の符号によ）修飾され、その出力Ａ５’の内容、即ち、
オペランド１ホールド指示及び定数メモリ８へのアドレ
ス指定（Ａｓ’ ）がＣ８几５へ読み出される（判定分
肢の実行）０オペランド１人力レジスタｌはオペランド
ホールド指示（八〇の指示によりホールドされる。
の符号によ）修飾され、その出力Ａ５’の内容、即ち、
オペランド１ホールド指示及び定数メモリ８へのアドレ
ス指定（Ａｓ’ ）がＣ８几５へ読み出される（判定分
肢の実行）０オペランド１人力レジスタｌはオペランド
ホールド指示（八〇の指示によりホールドされる。
（第５ステツプ）
オペランド１入力レジスタｌはオペランド１ホールド指
示及び定数メモリ８へのアドレス指定（Ａｓりの指示に
よシホールドされ、定数メモリ出力レジスタ３へ演算デ
ータＤの符号に応じた変換定数λ又はλが確定する。
示及び定数メモリ８へのアドレス指定（Ａｓりの指示に
よシホールドされ、定数メモリ出力レジスタ３へ演算デ
ータＤの符号に応じた変換定数λ又はλが確定する。
以上説明したように、従来においては変換定数の確定に
３Ｔ必要とし、演算実行の立ち上が）が遅くなり、々イ
クロプログラム容量が増えるという欠点−があった。
３Ｔ必要とし、演算実行の立ち上が）が遅くなり、々イ
クロプログラム容量が増えるという欠点−があった。
発明の目的
本発明は従来の技術、に内在する上記欠点を解消する為
になさｎたものであシ、従って本発明の目的は、マイク
ロ命令の指示によシ、演算データに依存する変換定数の
読み出しをマイタロ命令の判。
になさｎたものであシ、従って本発明の目的は、マイク
ロ命令の指示によシ、演算データに依存する変換定数の
読み出しをマイタロ命令の判。
定分岐なしで高速に行なうことができる新規な演算装置
を提供することにある。
を提供することにある。
発明の構成
上記目的を達成する為に、本発明に係る演算装置は、演
算データを格納する手段と、演算の実行で必要な定数を
格納するメモリ手段と、前記演算データを格納する手段
の値とマイクロ命令による指示とによシ前記メモリ手段
への読み出しアドレスを生成する手段とを具備して構成
される。
算データを格納する手段と、演算の実行で必要な定数を
格納するメモリ手段と、前記演算データを格納する手段
の値とマイクロ命令による指示とによシ前記メモリ手段
への読み出しアドレスを生成する手段とを具備して構成
される。
発明の詳細な説明
次に本発明をその好ましい一実施例について図面を参照
しながら具体的に説明する。
しながら具体的に説明する。
第３図は本発明の一実施例を示すブロック構成図、第４
図一本発明の主要部である定数メモリアドレス生成回路
を中心とした周辺部の詳細を示すブロック図でおる。図
において、参照番号ｌはＳＶＲメモリからの演算データ
を格納するオペランド１入力レジスタ、２はオペランド
２入力レジスタ、３は定数メモリ出力レジスタ、４は演
算結果レジスタ、５はＣ８の出力を受けるＣ８読み出し
レジスタ（以下０８Ｒと呼ぶ）、６＃ｆＣ８への読み出
しアドレスを与えるＣＳアドレスレジスタ、７はＣ８の
シーケンス制御フィールドＳＱＮ、演算制御フィールド
ＣＮＴ、、定数フィールドに１次アドレスフィールドＮ
Ａの４フイールド、から成る制御メモリ（０８と呼ぶ）
、８は変換命令で使われる定数を格納する定数メモリ、
１０は８ＶＲレジスタ、１１はＭＭ （メインメモリ）
、１２はｃｓｕ ５のに、ＣＮＴフィールド出力とオペ
ランドｌ入力レジスタ１の符号出力とから定数メモリ８
へのアドレスを生成する定数メモリアドレス生成回路を
′それぞｎ示す。
図一本発明の主要部である定数メモリアドレス生成回路
を中心とした周辺部の詳細を示すブロック図でおる。図
において、参照番号ｌはＳＶＲメモリからの演算データ
を格納するオペランド１入力レジスタ、２はオペランド
２入力レジスタ、３は定数メモリ出力レジスタ、４は演
算結果レジスタ、５はＣ８の出力を受けるＣ８読み出し
レジスタ（以下０８Ｒと呼ぶ）、６＃ｆＣ８への読み出
しアドレスを与えるＣＳアドレスレジスタ、７はＣ８の
シーケンス制御フィールドＳＱＮ、演算制御フィールド
ＣＮＴ、、定数フィールドに１次アドレスフィールドＮ
Ａの４フイールド、から成る制御メモリ（０８と呼ぶ）
、８は変換命令で使われる定数を格納する定数メモリ、
１０は８ＶＲレジスタ、１１はＭＭ （メインメモリ）
、１２はｃｓｕ ５のに、ＣＮＴフィールド出力とオペ
ランドｌ入力レジスタ１の符号出力とから定数メモリ８
へのアドレスを生成する定数メモリアドレス生成回路を
′それぞｎ示す。
第４図は第３図の定数メモリアドレス生成回路まわシの
詳細図である。図において、１３は差しかえモードフリ
ップフロップ（Ｆ／Ｆ ）を示す定数メモリアドレス生
成回路１２は一例としてゲート１４ 、ＡＮＤグー）１
５．１６、ＯＲグー）１７によ多構成されている。
詳細図である。図において、１３は差しかえモードフリ
ップフロップ（Ｆ／Ｆ ）を示す定数メモリアドレス生
成回路１２は一例としてゲート１４ 、ＡＮＤグー）１
５．１６、ＯＲグー）１７によ多構成されている。
本実施例では定数メモリアドレス８ｂｉｔ容盆２５６Ｗ
の定数メモリである。定数メモリアドレスは通常制御メ
モリ（ｃｓ ） ７のにフィールド出力８ビツトで与え
られるが、Ｃ８７のＣＮＴフィールドで指定する差しか
えモードによってオペランドｌ入力レジスタｌの符号ピ
ント出力がＣ８Ｒ５のにフィールド８ビツトの最下位ビ
ットと差しかえらｎる構成になっている０ 差しかえモードＦ／Ｆ（０８Ｂ）１３が′Ｏ１′の時Ｃ
８Ｒ５のにフィールド出力をＫｏ Ｋｚ Ｋａ Ｋ３に
４ Ｋｓ Ｋａ Ｋフとすると、定数メモリアドレスは
同じ（Ｋｏ Ｋｘ Ｋｌｌ Ｋ３に４ Ｋａ Ｋａ Ｋ
）でらるが、差しかえモードψ（０８Ｂ）３３が′ａｌ
″の時にはオペランドｌ入力レジスタｌの符号ビットの
値ＳによシＩ（Ｑ私Ｋｇ Ｋａ Ｋａ Ｋａ Ｋｇ ８
と修飾さ第１る。定数メモリ８の００１番地には２進デ
ータが正の場合の変換定数λが、ＯＩＨ番地には２進デ
ータが負の場合の変換定数λが格納されている。
の定数メモリである。定数メモリアドレスは通常制御メ
モリ（ｃｓ ） ７のにフィールド出力８ビツトで与え
られるが、Ｃ８７のＣＮＴフィールドで指定する差しか
えモードによってオペランドｌ入力レジスタｌの符号ピ
ント出力がＣ８Ｒ５のにフィールド８ビツトの最下位ビ
ットと差しかえらｎる構成になっている０ 差しかえモードＦ／Ｆ（０８Ｂ）１３が′Ｏ１′の時Ｃ
８Ｒ５のにフィールド出力をＫｏ Ｋｚ Ｋａ Ｋ３に
４ Ｋｓ Ｋａ Ｋフとすると、定数メモリアドレスは
同じ（Ｋｏ Ｋｘ Ｋｌｌ Ｋ３に４ Ｋａ Ｋａ Ｋ
）でらるが、差しかえモードψ（０８Ｂ）３３が′ａｌ
″の時にはオペランドｌ入力レジスタｌの符号ビットの
値ＳによシＩ（Ｑ私Ｋｇ Ｋａ Ｋａ Ｋａ Ｋｇ ８
と修飾さ第１る。定数メモリ８の００１番地には２進デ
ータが正の場合の変換定数λが、ＯＩＨ番地には２進デ
ータが負の場合の変換定数λが格納されている。
次に第３図〜第５図をもとに変換命令の定数読み出しの
動作の説明を行なう。
動作の説明を行なう。
（第１ステツプ）
命令起動によってＣＳアドレスレジスタ（以下Ｃ８Ａと
呼ぶ）６へ変換命令の先頭アドレスＡｌがセットされる
。
呼ぶ）６へ変換命令の先頭アドレスＡｌがセットされる
。
（第２ステツプ）
Ｃ８Ａ６へ次実行アドレスＡｓがセットされ、Ｃ８Ｒ５
へ先頭アドレスＡＸ内容、即ち、オペランドｌ読出し指
示（Ａλ）が読み出される。
へ先頭アドレスＡＸ内容、即ち、オペランドｌ読出し指
示（Ａλ）が読み出される。
（第３ステツプ）
Ｃ８Ｒ５へ次実行アドレスＡＩ内容、即ち、オペランド
１ホールド指示、定数メモリ８へのアドレス指定及び差
しかえモード指示（人０が読み出され、オペランドｌ入
力レジスタ１にはオペランド１読出し゛指示（人りによ
第５８ＶＢメモリ１０から変換対象の演算データＤがセ
ットされる。Ｃ８Ｒ５のにフィールドへは００１（（，
０１Ｈでも可）がセットされオペランド−１読出し指示
（Ａ１）によシ差しかえモードとなる。
１ホールド指示、定数メモリ８へのアドレス指定及び差
しかえモード指示（人０が読み出され、オペランドｌ入
力レジスタ１にはオペランド１読出し゛指示（人りによ
第５８ＶＢメモリ１０から変換対象の演算データＤがセ
ットされる。Ｃ８Ｒ５のにフィールドへは００１（（，
０１Ｈでも可）がセットされオペランド−１読出し指示
（Ａ１）によシ差しかえモードとなる。
（第４ステツプ）
Ｃ８Ｒ５の次実行アドレスＡＩ内容（Ａ！’）の指示に
よりオペランドｌ入力レジスタ１はホールドされＣ８Ｒ
５のにフィールドの出力００Ｍの最下位ビットは差しか
えモードＦ／Ｆ １３が“１＃になっているので演算デ
ータＤの符号ビットの方が有効になシ、符号ビット出力
Ｓと差しかえられてＳと°なる。足継メモリ出力レジス
タ３へは符号Ｓに応じた変換定数λ又はλが読み出され
る。
よりオペランドｌ入力レジスタ１はホールドされＣ８Ｒ
５のにフィールドの出力００Ｍの最下位ビットは差しか
えモードＦ／Ｆ １３が“１＃になっているので演算デ
ータＤの符号ビットの方が有効になシ、符号ビット出力
Ｓと差しかえられてＳと°なる。足継メモリ出力レジス
タ３へは符号Ｓに応じた変換定数λ又はλが読み出され
る。
以上説明したように、マイクロブ四グラムの分岐なしで
、固定Ｔ数２Ｔで変換定数が確定する。
、固定Ｔ数２Ｔで変換定数が確定する。
発明の効果
本発明は以上の如く構成さ五１作用するものであり、本
発明によれば、演算データに依存する変換定数の読み出
しをマイクロ命令の分岐なしに固定Ｔ数で高速に行なう
ことによシ全体の処理サイ。
発明によれば、演算データに依存する変換定数の読み出
しをマイクロ命令の分岐なしに固定Ｔ数で高速に行なう
ことによシ全体の処理サイ。
クルが削減され、パイプライン制御が容易になる。
第１図は従来における演算装置の構成を示すブロック図
、第２図は第１図における変換定数の供給タイムチャー
ト、第３図は本発明の一実施例を示すプルツク”構成図
、第４図は第３図に示した定数メモリアドレス生成回路
及びその周辺部の詳細を示すブロック図、第５図は本発
明の一実施例による変換定数の供給タイムチャートであ
る。 １・・・オペランドｌ入力レジスタ、２・・・オペラン
ド２人力レジスタ、３・・・定数メモリ出力レジスタ。 ４・・・演算結果レジスタ、５・・・Ｃ８読み出しレジ
スタ（ＣＡＲ）、 ６・・・ＣＳアドレスレジスタ（Ｃ
８Ａ）、 ７・・・制御メモ＋Ｊ （Ｃ８） 、 ８
・・・定数メモリ、９・・・分岐回路。 １０・・・ＳＶＲメモリ、 １１・・パメインメモリ（
Ｍｌｌｄ ）、 １２・・・定数メモリアドレス生成回
路、１３・・・差しかえモードＦ／Ｆ
、第２図は第１図における変換定数の供給タイムチャー
ト、第３図は本発明の一実施例を示すプルツク”構成図
、第４図は第３図に示した定数メモリアドレス生成回路
及びその周辺部の詳細を示すブロック図、第５図は本発
明の一実施例による変換定数の供給タイムチャートであ
る。 １・・・オペランドｌ入力レジスタ、２・・・オペラン
ド２人力レジスタ、３・・・定数メモリ出力レジスタ。 ４・・・演算結果レジスタ、５・・・Ｃ８読み出しレジ
スタ（ＣＡＲ）、 ６・・・ＣＳアドレスレジスタ（Ｃ
８Ａ）、 ７・・・制御メモ＋Ｊ （Ｃ８） 、 ８
・・・定数メモリ、９・・・分岐回路。 １０・・・ＳＶＲメモリ、 １１・・パメインメモリ（
Ｍｌｌｄ ）、 １２・・・定数メモリアドレス生成回
路、１３・・・差しかえモードＦ／Ｆ
Claims (1)
- 演算データを格納する手段と、演算の実行で必要な定数
を格納するメモリ手段とをもち、前記演算データを格納
する手段の値とマイクロ命令の指示により前記メモリ手
段への読み出しアドレスを生成することにより、演算実
行で必要な定数を前記メモリ手段より得ることを特徴と
する演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143905A JPS6123232A (ja) | 1984-07-11 | 1984-07-11 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143905A JPS6123232A (ja) | 1984-07-11 | 1984-07-11 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6123232A true JPS6123232A (ja) | 1986-01-31 |
Family
ID=15349800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59143905A Pending JPS6123232A (ja) | 1984-07-11 | 1984-07-11 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123232A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249230A (ja) * | 1986-04-23 | 1987-10-30 | Pfu Ltd | 演算処理装置 |
| JPH0266624A (ja) * | 1988-09-01 | 1990-03-06 | Hitachi Ltd | データ処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136254A (en) * | 1981-02-16 | 1982-08-23 | Nec Corp | Arithmetic processor |
| JPS5924342A (ja) * | 1982-07-30 | 1984-02-08 | Hitachi Ltd | 演算装置 |
-
1984
- 1984-07-11 JP JP59143905A patent/JPS6123232A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136254A (en) * | 1981-02-16 | 1982-08-23 | Nec Corp | Arithmetic processor |
| JPS5924342A (ja) * | 1982-07-30 | 1984-02-08 | Hitachi Ltd | 演算装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249230A (ja) * | 1986-04-23 | 1987-10-30 | Pfu Ltd | 演算処理装置 |
| JPH0266624A (ja) * | 1988-09-01 | 1990-03-06 | Hitachi Ltd | データ処理装置 |
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