JPH0266653A - ワンチップキャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 反血立Ｉ 本発明は１チツプの集積回路内にディレクトリもデータ
メモリも内蔵するワンチップキャッシュメモリに関する
ものであり、特にデータ書込みを効率良く実行するワン
チップキャッシュメモリに関するものである。

良米肱韮 プロセッサと主メモリとの間に小容量の高速なバッファ
メモリを設置することにより、実効的な主メモリのアク
セス時間を高速化しうろことはコンピユーテイングサー
ベイ（Ｃｏｍｐｕｔｉｎｇ　５ｕｒｖｅｙ）１４巻３号
１９８２年４７３〜５３０ページに詳しく述べられてい
るように一般によく知られている。

この手法は通常キャッシュメモリと呼ばれ、広く計算機
システムに使用されている。これは、計算機システム上
で実行されるプログラムのメモリアクセスにおいては局
所性があるという性質を利用したものであり、プロセッ
サから主メモリへのアクセスに際し、アクセスの行なわ
れたワードを含む一定サイズ（量）の連続した記憶位置
く通常これをブロックと呼ぶ）の内容を主記憶からキャ
ッシュメモリに取り込むことにより、メモリアクセスの
大部分は、高速なキャッシュメモリへのアクセスですみ
、低速な主メモリへのアクセスを不要とすることができ
、実効的なメモリアクセス時間を短縮することができる
。

キャッシュメモリは、あとで詳しく述べるように、アド
レスレジスタ、データレジスタ、ディレクトリ、データ
メモリ、制御回路等から構成されるが、従来はこれらは
論理ゲート、メモリ等の集積回路チップを組み合わせて
構成されていた。しかしながら集積回路においては、チ
ップ内では高速な論理動作あるいはメモリ動作が可能で
・あるのに対して、信号線をチップ外に取出す場合には
チップ外の信号線の駆動のためにチップ内の場合に比べ
て多大の遅延時間を費やしてしまうために、キャッシュ
メモリ全体としての処理速度を高めることが困難である
という欠点があった。

一方、集積回路技術の進歩により１チツプの集積度が向
上した場合には、前述のキャッシュメモリ全体を１チツ
プ内に格納することにより、キャッシュメモリの性能を
格段に向上させることが可能となる。しかしながら、キ
ャッシュメモリを１チツプで実現しても、プロセッサの
高速化も進んでいるなめ必ずしも速度が一致するわけで
はなく、プロセッサの高速性をより生かすための仕掛け
をキャッシュメモリチップ内に組込むことが必要になる
。

九匪立旦預 この発明は前述の要求を満たすためになされたもので、
この発明の第１の目的はワンチップキャッシュメモリを
提供することにあり、この発明の第２の目的は特に高速
なストリングデータ書込みが可能なワンチップキャッシ
ュメモリを提供することにある。

九肌ム亘虞 この発明において、フンチップキャッシュメモリは、同
一チップ上に当該チップに保持しているブロックを管理
するためのディレクトリおよびブロックデータの保持の
ためのデータメモリ、プロセッサから主記憶への書込み
データを保持する書込みバッファレジスタ、誤書込みデ
ータをブロック単位で保持する書込みデータブロックバ
ファレジスタ、該ブロックアドレスを保持比較する一致
検出回路及びプロセッサからの直前のアクセスがデータ
書込みであったことを示すフリップフロップを内蔵しプ
ロセッサからキャッシュメモリへのメモリアクセス要求
のための入出力端子として、メモリアクセスの要求、完
了信号等のための第１のアクセス制御信号端子、プロセ
ッサからのメモリアクセスのための第１のアドレス信号
端子、プロセッサとのデータのやりとりのための第１の
データ信号端子を備え、キャッシュメモリから主記憶と
の間のメモリアクセス要求の通信のための入出力端子と
して、第２のアクセス制御信号端子、第２のアドレス信
号端子、第２のデータ信号端子を備え、当該キャッシュ
メモリチップへの前記プロセッサからのメモリアクセス
要求が有効であるかどうかを指定するためのチップ選択
端子を持ち、該チップ選択端子に１”が印加されている
場合にのみキャッシュメモリとしての動作を行ない、当
該キャッシュメモリチップへの前記プロセッサからのメ
モリアクセス要求がプログラム読出しであることを示す
コードアクセス端子を持ち、前記プロセッサがデータ書
込み実行時に前記書込みデータブロックバッファレジス
タに一担書込み、前記フリップフロップをセットし、次
のメモリアクセスがメモリ読出しでコードアクセスに“
１ｎを印加したか又はメモリ読出しが前記ディレクトリ
にミスヒツトした時、もしくは次のメモリアクセスがメ
モリ書込みで前記フリップフロップがセット状態で前記
−数種出回路が一致検出をしなかった場合に、前記書込
みデータブロックバッファレジスタから前記−数種出回
路に保持されたメモリアドレスにデータブロックを書込
み、前記メモリ読出し時は、前記フリップフロップをリ
セットすることを特徴とする。

火監１ この発明の詳細な説明する。まず、この発明の実施例に
おけるキャッシュメモリチップの構成を第１図を参照し
て説明する。この実施例においてはキャッシュメモリチ
ップは端子として電源、グランド、クロック等のための
端子（図示せず）と、プロセッサとの通信のための端子
として、プロセッサからのメモリへのアクセス要求の通
知およびキャッシュメモリでのアクセスの完了通知のた
めのプロセッサアクセス端子ＰＣ、メモリアドレスの通
知のためのプロセッサアドレス端子ＰＡ、データのやり
とりのためのプロセッサデータ端子ＰＤをもち、主記憶
との通信のための端子として、同様にメモリアクセス端
子ＭＣ、メモリアドレス端子ＭＡ、メモリデータ端子Ｍ
Ｄをもつ。これに加えてキャッシュメモリチップは、プ
ロセッサからのメモリアクセス要求に際して動作を行な
うべきキャッシュメモリチップを指定するためのキャッ
シュチップ選択端子Ｃ８及びコードアクセスであること
を示すコードアクセス端子ＣＤを持つ。

プロセッサアドレス端子ＰＡはアドレスレジスタ１１の
入力側に接続されており、アドレスレジスタ１１のブロ
ックアドレス部の出力はディレクトリ１２及び−数種出
回路１９に印加されるとともにメモリアドレス端子ＭＡ
にも印加されている。

アドレスレジスタ１１のブロック内ワードアドレス部の
出力は制御回路１３で生成されるワードアドレスととも
にブロック内ワードアドレスとしてデータメモリ１４に
印加されるとともにメモリアドレス端子ＭＡにも印加さ
れている。

ディレクトリ１２の一致アドレス出力ＦＢ＾は、データ
メモリ１４にブロックアドレスとして印加されるととも
に、リプレースメント回路１５にも印加されている。リ
プレースメント回路１５で生成されたリプレースすべき
データメモリ１４上のブロックアドレスは、ディレクト
リ１２に書込みアドレスとして印加されている。ディレ
クトリ１２からの一数種出信号Ｆは制御回路１３に印加
されている。−数種出回路１９からの一数種出ｆ８号Ｆ
Ｒは制御回路１３に印加されている。プロセッサデータ
端子ＰＤには読出しデータブロックレジスタ１６の出力
側および書込みバッファレジスタ１７の入力側が接続さ
れている。読出しデータブロックレジスタ１６の入力に
はデータメモリ１４からの読出しデータブロックが印加
され、書込みバッファレジスタ１７の出力は書込みデー
タとして書込みデータレジスタ１８を経由してデータメ
モリ１４に印加されるとともに書込みデータブロックバ
ッファレジスタ２０に印加され、書込みデータブロック
バッファレジスタ２０の出力はメモリデータ端子ＭＤに
も印加されている。

書込みデータレジスタ１８は書込みバッファレジスタ１
７又はメモリデータ端子ＭＤから書込みデータを受けと
る。キャッシュチップ選択端子Ｃ８及びコードアクセス
端子ＣＤは制御回路１３に接続されている。制御回路１
３はプロセッサアクセス端子ＰＣから印加されるキャッ
シュメモリの初期化要求、メモリへの書込み、読出し要
求を受けて対応する処理を行なうための制御回路であり
、ここで生成される主記憶へのアクセス要求はメモリア
クセス端子ＭＣに印加されている。

第２図は第１図のキャッシュメモリチップを複数個用い
たキャッシュメモリシステムを示すブロック図である。

次にこの発明の実施例におけるキャッシュメモリチップ
の動作を説明する。

〈通常読出し処理〉 プロセッサＰからプロセッサアクセス端子ＰＣを介して
制御回路１３にメモリ読出しの指令が印加されると、制
御回路１３はキャッシュチップ選択端子Ｃ８を調べ、こ
れに値“０”が印加されている場合には、このキャッシ
ュメモリチップでは何の動作も行なわない。キャッシュ
チップ選択端子Ｃ８に値“１″が印加されている場合に
は、プロセッサアドレス端子ＰＡに印加されているメモ
リアドレスをアドレスレジスタ１１にセットしたうえで
、このブロックアドレス部の値によりディレクトリ１２
を検索する。

この検索で一致が検出された場合、即ち、アクセスの要
求のあったアドレスを含むブロックが自キャッシュメモ
リ上に存在する場合（但し一致検出回路１９は一致検出
せずその出力ＰＲは０”の場合）には、ディレクトリ１
２の出力する一数種出アドレスＦＢへによりリプレース
メント回路１５を更新し、同じくディレクトリ１２の出
力するプロ・ンクアドレスＦＢへ及びアドレスレジスタ
１１のブロック内ワードアドレスの値をアドレスとして
データメモリ１４を読出し、その読出された値を続出し
データブロックレジスタ１６に格納したうえでプロセッ
サアクセス端子ＰＣにアクセスの完了したことを知らせ
る信号を印加する。

アクセス要求時に、コードアクセス端子ＣＤに“１′が
印加されておりかつＦＦ２１がセット状態にある場合に
は、この後書込み処理にて説明するように書込みデータ
ブロックバッファレジスタ２０の内容を一致検出回路１
９に格納されたアドレスに書込み、ＦＦ２１をリセット
する。

ディレクトリ１２で一致が検出されない場合、即ちアク
セスの要求のあったアドレスを含むブロックが自キャッ
シュメモリ上に存在しない場合には、制御回路１３はア
クセス要求時にコードアクセス端子に“１′が印加され
ており、かっＦＦ２１がセット状態にある場合には、前
記の如く書込みデータブロックバッファレジスタ２０の
内容を１記ｊｔａに書込み、ＦＦ２１をリセット後、ブ
ロックのそのロードのために次の処理を行なう。

先ず、リプレースメント回路１５でリプレースすべきデ
ータメモリ１４上のブロックを決定し、これに対応する
ディレクトリ１２のエントリにアドレスレジスタ１１の
ブロックアドレス部の値を登録する０次にアドレスレジ
スタ１１のブロックアドレス部の出力と制御回路１３で
生成するブロック内のワードアドレスをメモリアドレス
端子ＭＡに、メモリ読出し要求をメモリアクセス端子Ｍ
Ｃに印加することにより、主記憶を読出し、メモリデー
タ端子ＭＤに読出されたデータを書込みデータレジスタ
１８を介してデータメモリ１４に書込む。

ブロック内に属する全ワードに対してこれを行なったの
ち、ディレクトリ１２にこのブロックが有効であること
を登録することによりブロックのロードの処理が完了す
る。この後で前述のキャッシュメモリの読出し処理を再
実行することによりプロセッサからの読出しが行なわれ
ることになる。

〈書込み処理〉 主記憶への書込み要求があった場合には、この実施例で
は次のような処理が行なわれる。即ち、プロセッサＰか
らプロセッサアクセス端子ＰＣを介して制御回路１３に
メモリ書込みの指令が印加されると、制御回路１３はキ
ャッシュチップ選択端子Ｃ８を調べ、これに値“０”が
印加されている場合には、このキャッシュメモリチップ
では何の動作も行なわない、キャッシュチップ選択端子
Ｃ８に値“１″が印加されている場合には、プロセッサ
アドレス端子ＰＡに印加されているメモリアドレスをア
ドレスレジスタ１１にセットし、プロセッサデータ端子
ＰＤに印加されている書込みデータを書込みバッファレ
ジスタ１７にセットし、プロセッサアクセス端子ＰＣに
アクセスの完了したことを知らせる信号を印加し、アド
レスレジスタ１１のブロックアドレス部の値によりディ
レクトリ１２及び−数構出回路１９を検索する。

ディレクトリ１２で一致が検出された場合には、対応す
るキャッシュメモリチップの制御回１！８１３は書込み
バッファレジスタ１７から書込みデータレジスタ１８を
経由してデータメモリ１４への書込みを行なうとともに
、主記憶に対しても書込みを行なう。

この時−数構出回路１９内の検索を行ない、（１）一致
か検出された場合には制御回路１３は、書込みバッファ
レジスタ１７の内容を書込データブロックバッファレジ
スタ２０に書込み、ＦＦ２１をセットし主記憶に対して
は何もしない、（２）一致が検出されず、ＦＦ２１がセ
ットされていない場合は、上記と同じ動作をする。（３
）一致が検出されず、ＦＦ２１がセットされていた場合
は、書込みデータブロックバッファレジスタ２０の内容
を一致検出回路１９の保持しているアドレスに従って主
記憶に書込みＦＦ２１をリセットする。

その後は上記（２）と同じ状態になるので、引き続き上
記（２）の動作を実施する。

以上の３つの場合、動作の最後に一致検出回路１９に書
込みアドレスがセットされる。

ディレクトリ１２で一致が検出されない場合には、キャ
ッシュメモリチップへのブロックのロードは行なわず、
上記３つのケースと全く同じ手順で主記憶への書込みま
たは書込みデータブロックバッファレジスタ２０への書
込みおよび一致検出回路１９へのセットが実行される。

メモリへの書込みは一致検出回路１９にセットされてい
るアドレスをメモリアドレス端子ＭＡに、書込みデータ
ブロックバッファレジスタ２０にセットされている書込
みデータブロックをメモリデータ端子ＭＤに夫々印加し
たうえで、メモリアクセス端子ＭＣに対してメモリ書込
み要求を印加することにより行われる。

前記実施例の説明においては、発明の主旨とは直接関係
がないので制御回路１３の具体的な実現方法およびタイ
ミング等も含めた動作等、たとえばメモリアクセス要求
、完了信号を端子に印加するためのゲートの制御、読出
し、書込みデータのデータ端子への印加、受取り等につ
いても詳細な説明は省略したが、これらは従来知られて
いる技術で実現できることは明らかであろう。

またこの実施例におけるディレクトリ１２、リプレース
メント回路１５等もキャッシュメモリで採用するマツピ
ング方式に応じた構成がなされるであろう。同様に一致
検出回路はエントリ数が１個のディレクトリと考えれば
、従来知られている技術で実現できることは明らかであ
ろう、又、プロセッサからのアクセス要求のタイプ、例
えばコードとデータとに分けて別々に一致検出回路及び
読出しデータブロックレジスタを持たせることもでき、
より高速アクセスが可能となる。

またこの実施例においては、主記憶に一個のプロセッサ
が接続されるシングルプロセッサシステムを想定してい
るが、各々がこの発明によるキャッシュメモリを備えて
いる複数個のプロセッサからなるマルチプロセッサシス
テムにおいては、各プロセッサのキャッシュメモリと主
記憶との間での内容の一致を確保するための考慮が必要
になるが、これについても従来知られている種々の方式
が適用できる。

及曹しと党玉 以上述べたようにこの発明によれば、キャッシュメモリ
チップ内に書込みデータブロックバッファレジスタと対
応する一致検出回路及びＦＦを設け、データアクセス（
読取りと書込み）の繰返しを行うようなメモリアクセス
の場合に、メモリ書込みをデータブロックバッファレジ
スタに一時書込みデータブロックをまとめてメモリに書
込むように構成しであるため、データストリング転送時
の連続した番地へのアクセスを高速に実行することがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
のキャッシュメモリチップを用いたシステムブロック図
である。 主要部分の符号の説明 １１・・・・・・アドレスレジスタ １２・・・・・・ディレクトリ １３・・・・・・制御回路 １４・・・・・・データメモリ １５・・・・・・リプレースメント回路１６・・・・・
・読出しデータレジスタ１７・・・・・・書込みバッフ
ァレジスタ１８・・・・・・書込みデータレジスタ１９
・・・・・・−数構出回路 ２０・・・・・・書込データブロックバッファレジスタ ２１・・・・・・ＦＦ ＭＣ・・・・・・メモリアクセス端子 ＭＡ・・・・・・メモリアドレス端子 ＭＤ・・・・・・メモリデータ端子 ＰＣ・・・・・・プロセッサアクセス端子ＰＡ・・・・
・・プロセッサアドレス端子第１図 ＣＰＡ ＰＤ ＰＤ・・・・・・プロセッサデータ端子Ｃ８・・・・・
・チップ選択端子 ＣＤ・・・・・・コードアクセス端子

Claims (1)

【特許請求の範囲】
1. （１）同一チップ上に当該チップに保持しているブロッ
   クを管理するためのディレクトリおよびブロックデータ
   の保持のためのデータメモリ、プロセッサから主記憶へ
   の書込みデータを保持する書込みバッファレジスタ、誤
   書込みデータをブロック単位で保持する書込みデータブ
   ロックバファレジスタ、該ブロックアドレスを保持比較
   する一致検出回路及びプロセッサからの直前のアクセス
   がデータ書込みであったことを示すフリップフロップを
   内蔵し、プロセッサからキャッシュメモリへのメモリア
   クセス要求のための入出力端子として、メモリアクセス
   の要求、完了信号等のための第１のアクセス制御信号端
   子、プロセッサからのメモリアクセスのための第１のア
   ドレス信号端子、プロセッサとのデータのやりとりのた
   めの第１のデータ信号端子を備え、キャッシュメモリか
   ら主記憶との間のメモリアクセス要求の通信のための入
   出力端子として、第２のアクセス制御信号端子、第２の
   アドレス信号端子、第２のデータ信号端子を備え、当該
   キャッシュメモリチップへの前記プロセッサからのメモ
   リアクセス要求が有効であるかどうかを指定するための
   チップ選択端子を持ち、該チップ選択端子に“１”が印
   加されている場合にのみキャッシュメモリとしての動作
   を行ない、当該キャッシュメモリチップへの前記プロセ
   ッサからのメモリアクセス要求がプログラム読出しであ
   ることを示すコードアクセス端子を持ち、前記プロセッ
   サがデータ書込み実行時に前記書込みデータブロックバ
   ッファレジスタに一担書込み、前記フリップフロップを
   セットし、次のメモリアクセスがメモリ読出しでコード
   アクセスに“１”を印加したか又はメモリ読出しが前記
   ディレクトリにミスヒットした時、もしくは次のメモリ
   アクセスがメモリ書込みで前記フリップフロップがセッ
   ト状態で前記一致検出回路が一致検出をしなかった場合
   に、前記書込みデータブロックバッファレジスタから前
   記一致検出回路に保持されたメモリアドレスにデータブ
   ロックを書込み、前記メモリ読出し時は、前記フリップ
   フロップをリセットすることを特徴とするワンチップキ
   ャッシュメモリ。