JPH0793215A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 キャッシュメモリを用いたコンピュータシス
テムにおいて、キャッシュメモリが保持するデータとメ
インメモリが保持するデータとの不一致が無く、しか
も、動作速度の速い主記憶装置を構成することの出来る
半導体記憶装置を提供する。 【構成】 外部から与えられる書込アドレス及び書込デ
ータを一時記憶する高速動作の書込バッファと、比較的
に低速動作かつ大記憶容量のＤＲＡＭと、が同一基板上
に集積される半導体記憶装置において、上記書込バッフ
ァは、半導体記憶装置が外部からアクセスされないとき
に、記憶している上記書込アドレス及び書込データを上
記ＤＲＡＭに転送し、転送後に転送済みの書込アドレス
及び書込データを更新可能とする。 【効果】 メインメモリへの書込みが高速で行えるよう
になると、ライトスルー方式においてもシステムスピー
ドは遅くならない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関する
もので、特に、コンピュータシステムの主記憶装置（メ
インメモリ）に使用して好都合な半導体記憶装置に関す
る。

【０００２】

【従来の技術】コンピュータシステムにはメインメモリ
が不可欠である。メインメモリは、通常、ビット当たり
単位が安く、大容量であるＤＲＡＭ（ダイナミックＲＡ
Ｍ）で構成される。このＤＲＡＭの動作速度はＣＰＵの
動作速度と比べてかなり遅いので、ＣＰＵの待ち時間を
増やし、ＣＰＵの動作効率を低下させる。これを回避す
るため、記憶容量は少ないが高速で動作するキャッシュ
メモリ（バッファ）をＣＰＵとメインメモリ間に介在さ
せる。このキャッシュメモリを持つコンピュータシステ
ムでは、キャッシュメモリにＣＰＵが頻繁にアクセスす
るデータ部分をメインメモリから予め写しとっておき、
ＣＰＵはメインメモリへアクセスする代わりに高速なキ
ャッシュメモリへアクセスを行う。

【０００３】図３は、このようなキャッシュメモリを備
えるコンピュータシステムのＣＰＵ及びメモリの接続関
係を示している。同図において、ＣＰＵ１からメモリへ
のアクセスが発生すると、まず、ＣＰＵ１からアドレス
バス５にアドレス信号が送出される。送出されたアドレ
ス信号をキャッシュメモリ２が取り込み、キャッシュメ
モリ２に既に記憶されているデータへのアクセスである
かの判定を行う。キャッシュメモリ２に記憶されている
データであるとき、キャッシュメモリ２はアドレスバス
５及びデータバス６のゲート３を閉じて、ＣＰＵ１及び
メインメモリ４相互間のデータの送受を阻止する。これ
により、ＣＰＵ１はキャッシュメモリ２とアクセスを行
う。キャッシュメモリ２に記憶されていないデータであ
るとき、ゲート３はキャッシュメモリ２によって開けら
れ、ＣＰＵ１はメインメモリ４とのアクセスを行う。こ
のキャッシュメモリ２の制御方法としては、大別して、
以下に示すライトスルーとライトバックの二通りがあ
る。

【０００４】ライトスルー方式では、メモリリードサイ
クルにおいてキャッシュメモリ２がヒットしたとき、す
なわち、メインメモリ４と等しいデータをキャッシュメ
モリ２が保持しており、そのデータに対して読み出しが
行われる場合には、ＣＰＵ１はキャッシュメモリ２から
データを読み出す。また、メモリリードサイクルにおい
てキャッシュメモリ２がミスしたとき、すなわち、読み
出すデータがキャッシュメモリにない場合には、メイン
メモリ４からデータを読み出すと共にキャッシュメモリ
２にそのデータを書込む。この方式のメモリライトサイ
クルでは、キャッシュメモリ２がヒットしたとき、すな
わち、書換えるメインメモリの番地のデータをキャッシ
ュメモリ２が持っている場合には、ＣＰＵ１はキャッシ
ュメモリ２及びメインメモリ４の両方にデータの書込み
を行う。キャッシュメモリ２がミスしたとき、すなわ
ち、書換えるメインメモリの番地のデータをキャッシュ
メモリ２が持っていない場合には、メインメモリ４への
書込みを行う。

【０００５】一方、ライトバック方式では、メモリリー
ドサイクルにおいてキャッシュメモリ２がヒットしたと
きには、ライトスルー方式と同様に、ＣＰＵ１はキャッ
シュメモリ２からデータを読み出す。ミスしたときに
は、キャッシュメモリ２に記憶しているデータのうち
で、アクセス頻度の低いデータを選び出す。選択された
データがライトサイクルのヒットで書換えられているデ
ータであった場合には、選択されたデータをメインメモ
リ４へ書込んだ後、消去してキャッシュメモリ２の記憶
場所を空ける。また、ライトサイクルで書換えられてい
ないデータであればそのまま消去してキャッシュメモリ
２の記憶場所を空ける。そして、メインメモリ４からデ
ータをＣＰＵ１に読み出すと共に、読み出したデータを
キャッシュメモリ２の空けられた所へ書込む。

【０００６】この方式のメモリライトサイクルでは、キ
ャッシュメモリ２がヒットしたとき、ＣＰＵ１はキャッ
シュメモリ２にのみデータの書込みを行い、メインメモ
リ４には書込まない。キャッシュメモリ２がミスのとき
は、キャッシュメモリ２に記憶しているデータのうち
で、アクセス頻度の低いデータを選び出す。選択された
データがライトサイクルのヒットで書換えられているデ
ータであった場合には、そのデータをメインメモリ４へ
書込んだ後、消去してキャッシュメモリ２の記憶場所を
空ける。また、ライトサイクルで書換えられていないデ
ータであればそのまま消去してキャッシュメモリ２の記
憶場所を空ける。そして、ＣＰＵ１からの書込みのデー
タをキャッシュメモリ２の空けられた所へ書込む。

【０００７】

【発明が解決しようとする課題】このようなキャッシュ
メモリを持つコンピュータシステムでは、リードサイク
ルの場合には、キャッシュメモリから高速にメインメモ
リの複写データを読み出すことができる。しかし、ライ
トサイクルでは必ず低速のメインメモリへの書込みが必
要となり、以下のような問題が発生する。

【０００８】ライトバック方式では、リード及びライト
サイクル共に、ヒットした場合には全てキャッシュメモ
リとのアクセスで済むため、ヒットが続く限りシステム
の高速動作が可能となる。しかし、ライトサイクルのヒ
ットではキャッシュメモリしか書換えないため、メイン
メモリのデータとキャッシュメモリの保持データの内容
が異なってしまう。この場合、マスタユニット（ＣＰ
Ｕ、ＤＭＡ等のメモリを直接アクセスするユニット）が
一つのシステムでは問題ないが、マルチマスタのシステ
ムでは複数のマスタユニットが夫々に共用のメインメモ
リを直接アクセスするため、メインメモリとキャッシュ
メモリのデータの同一性が問題となる。

【０００９】ライトスルー方式では、メモリライトサイ
クルでヒットした場合にキャッシュメモリとメインメモ
リの両方に書込みを行うため、常にキャッシュメモリは
メインメモリの一部の写しとなっている。このため、ラ
イトバック方式のような、キャッシュメモリとメインメ
モリのデータの同一性の問題は発生しない。

【００１０】しかし、ライトサイクルでは必ずキャッシ
ュメモリに加えてメインメモリの書込みを行うことか
ら、ライトサイクルが二回以上連続したときには、メイ
ンメモリの書込速度に合わせてシステムの動作速度を遅
くしなければならない。

【００１１】このようにライトバック方式は、書込速度
の遅いメインメモリへの書込回数を減らすことによりス
ピードの低下を防ぐことが出来るが、キャッシュメモリ
とメインメモリの内容の同一性が保たれない。そのため
複数のマスタで構成されるシステムには使用し難い。ま
た、ライトスルー方式は、キャッシュメモリとメインメ
モリのデータの内容の同一性を保つことが出来るが、メ
インメモリの書込み回数が増し、システムの動作速度が
遅くなるという不具合がある。

【００１２】よって、本発明は、キャッシュメモリを用
いたコンピュータシステムにおいて、キャッシュメモリ
が保持するデータとメインメモリが保持するデータとの
不一致が無く、しかも、動作速度の速い主記憶装置を構
成することの出来る半導体記憶装置を提供することを目
的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
本発明の半導体記憶装置は、外部から与えられる書込ア
ドレス及び書込データを一時記憶する高速動作の書込バ
ッファと、比較的に低速動作かつ大記憶容量のＤＲＡＭ
と、が同一基板上に集積される半導体記憶装置におい
て、上記書込バッファは、半導体記憶装置が外部からア
クセスされないときに、記憶している上記書込アドレス
及び書込データを上記ＤＲＡＭに転送し、転送後に転送
済みの書込アドレス及び書込データを更新可能とする、
ことを特徴とする。

【００１４】

【作用】半導体記憶装置は、コンピュータの主記憶装置
（メインメモリ）として使われているＤＲＡＭに高速動
作の可能な書込バッファを組み込んだ構成となってい
る。メモリへのデータ書込みでは、書込バッファへの高
速書込みを行う。書込バッファからセルアレイへのデー
タ転送は、メインメモリがスタンバイ状態のときに行
う。キャッシュメモリを持つシステムでは、一般に９０
％以上のメモリアクセスがキャッシュメモリに対して行
われ、その間、メインメモリはスタンバイ状態となって
いる。

【００１５】メインメモリへの書込みが高速で行えるよ
うになると、ライトスルー方式においてもシステムスピ
ードは遅くならない。

【００１６】

【実施例】以下、本発明の半導体記憶装置の実施例につ
いて図１を参照して説明する。同図に示されるコンピュ
ータシステムにおいて、図３と対応する部分には同一符
号を付し、かかる部分の説明は省略する。本発明の半導
体記憶装置は、従来と同様のキャッシュメモリを有する
コンピュータシステムの構成に、書込バッファを備える
メインメモリ４ａとして提供される。メインメモリ４ａ
は、同一半導体基板上に形成された大容量のＤＲＡＭ
と、高速動作の書込バッファとを備える。

【００１７】図２は、メインメモリ４ａの構成を示して
おり、ＤＲＡＭは、データバス１１、メモリセルアレイ
１２、ローアドレスバス１３、カラムアドレスバス１
４、アドレスバッファ１５及びデータ入出力バッファ１
６等によって構成される。書込バッファ７は、ＤＲＡＭ
に書込むべきデータを一時記憶する高速動作のデータバ
ッファ８と、そのデータに対するアドレスを記憶する高
速動作のタグバッファ９及び書込バッファの制御回路１
０等によって構成される。ＤＲＡＭのデータバス１１に
は、メモリセルアレイ１２と並列に書込バッファ７のデ
ータバッファ８が接続される。ローアドレスバス１３及
びカラムアドレスバス１４には、メモリセルアレイ１２
内の図示しないデコーダと並列に、書込バッファ７のタ
グバッファ９が接続される。制御回路１０は、書込バッ
ファへの書込読出回路及びアドレスの比較回路等で構成
される。

【００１８】次に、メインメモリ４ａの動作について説
明する。メインメモリ４ａは、半導体記憶装置４は、Ｄ
ＲＡＭとしての書込動作モード及び読出動作モードに加
え、ＣＰＵ１或いはキャッシュメモリ２から転送される
書込データを一旦書込バッファ７に高速で書込んだ後、
書込バッファ７からメモリセルアレイ１２へ書込データ
を移動する転送動作モードを備える。

【００１９】まず、メインメモリ４ａへの書込動作モー
ドでは、ＣＰＵ１から（或いはキャッシュメモリ２か
ら）メインメモリ４ａに書込むべきデータが転送されて
来る。ＣＰＵ１からメモリ４に書込指令が与えられ、Ｃ
ＰＵ１から出力されるアドレス信号及びデータ信号が夫
々アドレスバッファ１５及びデータ入出力バッファ１６
に取り込まれる。次に、書込バッファ７の制御回路１０
でアドレスバッファ１５に保持される書込アドレスと、
タグバッファ９に記憶しているタグデータとの比較が行
われる。一致するタグデータを保持しているとき、すな
わち、ヒットした場合には、そのタグデータと対になる
データバッファ８の記憶位置にデータ入出力バッファ１
６に保持されているデータの書込みを行う。一致するタ
グデータがないとき、すなわち、ミスの場合には、書込
バッファ７のバッファ領域に空きが有ると、データバッ
ファ８及びタグバッファ９に夫々書込むべきデータ及び
アドレスが書込まれる。このとき、メモリセルアレイ１
２は、制御回路１０によってスタンバイ状態のままにな
される。書込バッファ７のバッファ領域に、書込むべき
データを一時保持する空きがない場合には、通常のメモ
リセルアレイ１２への書込みとなり、メモリセルアレイ
１２は、アドレスバッファ１５により与えられるアドレ
スに、データ入出力バッファ１６に保持されているデー
タを書込む。メモリセルアレイ１２等からなるＤＲＡＭ
の動作は知られているのでここで詳述しない。

【００２０】ＣＰＵ１からメインメモリ４ａに転送され
て書込バッファ７に一旦記憶されたデータは、メインメ
モリがアクセスされない期間に、書込バッファ７からＤ
ＲＡＭに転送されて記憶される。キャッシュメモリを持
つコンピュータシステムでは、一般的に、キャッシュメ
モリへのヒット率（全てのメモリアクセス回数に対する
キャッシュメモリからのアクセスの割合）が９０％以上
となっている。また、ライトスルー方式での書込時間を
含めた外部バスの使用率は５０％以下である。このた
め、キャッシュメモリを持つコンピュータシステムで
は、メインメモリ４ａはシステムの動作中においても５
０％以上スタンバイ状態となっており、その間使用され
ていない。このスタンバイ状態の空時間を活用して、Ｃ
ＰＵ１から高速で転送されたデータ群を、書込バッファ
７からＤＲＡＭに転送する。これにより、見かけ上ＤＲ
ＡＭの書込動作が高速化される。

【００２１】メインメモリ４ａへの書込動作モードに続
く、書込バッファ７からメモリセルアレイ１２への転送
モードでは、メインメモリ４ａへの書込指令或いは読出
指令の存在を監視している制御回路は、いずれの指令も
存在していないと、書込バッファ７に読出動作を行わ
せ、メモリセルアレイ１２に書込動作を行わせる。書込
バッファ７のタグバッファ９からアドレスデータがアド
レスバス１３及び１４に出力され、メモリセルアレイ１
２に入力されるデータの書込アドレスを指定する。デー
タバッファ８から該アドレスデータに対応するデータが
データバス１１に読み出され、メモリセルアレイ１２に
書込まれる。その後、書込バッファ７から転送したデー
タを消去し、バッファを空ける。この転送モードの実行
中にＣＰＵ１からアクセスがあると、転送モードを一時
中断する。データの書込指令であるときは、書込動作モ
ードを優先し、供給される書込データを受入れる。デー
タの読出指令であるときは、後述の読出動作モードの実
行を優先する。

【００２２】書込バッファに格納されている複数のデー
タの中からセルアレイへ転送するデータを選択する方法
は、この記憶装置の設計者の任意である。例えば、ＦＩ
ＦＯ(First-In First-Out)の巡回バッファとしても良
い。また、ＤＲＡＭに転送済みの書込バッファ内のデー
タを積極的に消去する変わりにフラグを使用し、データ
更新の可否を判別することができる。例えば、ＣＰＵ１
から書込バッファ７にデータを取込んだときに書込フラ
グを、データ毎に或いはデータブロック毎にセットし、
メモリセルアレイ１２への転送終了と共に該フラグをリ
セットすることによってメモリセルアレイ１２への転送
の対象となる残りデータの判別、データ更新の可否等の
判別をすることもできる。

【００２３】メインメモリ４ａからの読出動作モードで
は、制御回路１０によってタグバッファ９に記憶してい
るタグデータとＣＰＵ１から与えられた読み出しアドレ
スとの比較が行われる。書込バッファ７内に一致するタ
グデータが有る（ヒットした）場合には、そのタグデー
タと対になるデータバッファ８の記憶位置からデータを
読み出す。この読み出されたデータは、未だメモリセル
アレイ１２に記憶されていない。読み出したデータはデ
ータバス１１及び入出力バッファ１６を介して外部バス
６へ出力される。この動作と同時に、メモリセルアレイ
１２が書込動作に入り、データバス１１に出力された書
込バッファ７のデータを内部に取込み、アドレスバス１
３及び１４に出力されているアドレスに記憶する。この
後、読み出された書込バッファ７内のデータが消去さ
れ、或いは書込フラグがリセットされて、バッファが空
けられる。もし、書込バッファ７内に一致するタグデー
タがない（ミス）場合には、通常のメモリセルアレイ１
２からのＤＲＡＭ動作によるデータ読み出しを行う。こ
うして、大容量で比較的に低速のＤＲＡＭ及び小容量で
比較的に高速の書込バッファを備える半導体記憶装置が
キャッシュメモリを備えるコンピュータシステムのメイ
ンメモリとして使用される。

【００２４】本半導体記憶装置を使用したメインメモリ
においては、書込バッファのサイズだけの連続高速書込
みが可能となる。ライトスルー方式でライトサイクルが
発生した場合、書込バッファに空きがある限りシステム
の速度を落とさずに実行し続けることができる。また、
上述のようにマスタユニットからのアクセスがキャッシ
ュメモリにヒットしている時間は、メインメモリはスタ
ンバイ状態であり、その空き時間を利用して書込バッフ
ァからセルアレイに転送する。前述したように、キャッ
シュメモリを持つコンピュータシステムでは、一般的
に、キャッシュメモリへのヒット率が９０％以上となっ
ている。また、ライトスルー方式での書込み時間を含め
た外部バスの使用率は５０％以下であるので、キャッシ
ュメモリ２とメインメモリ４ａとのデータの同一性を保
ち、ライトサイクルにおいても速度の遅くならないコン
ピュータシステムが可能となる。

【００２５】また、特に図示して説明していないが、キ
ャッシュメモリ２とメインメモリ４とを直接合体したキ
ャッシュ−ＤＲＡＭ構成の半導体記憶装置に比べると、
書込バッファのみであるから、バッファ容量が小さくて
済み、ＤＲＡＭの大記憶容量というメリットを維持でき
る、データ転送のために外部バス５及び６を占有する時
間が減少する、という利点もある。

【００２６】また、実施例では、メモリセルアレイはダ
イナミックＲＡＭであるが、これ以外のＲＡＭに本発明
を適用することも勿論可能である。

【００２７】

【発明の効果】以上説明したように本発明の半導体記憶
装置は、ＤＲＡＭの他に高速動作の書込バッファメモリ
を備えるので、これを、例えば、キャッシュメモリを用
いたコンピュータシステムに用いると、キャッシュメモ
リがアクセスされている間に書込バッファメモリに書込
まれた内容をＤＲＡＭにコピーするので、キャッシュメ
モリが保持するデータとメインメモリが保持するデータ
との不一致がなく、しかも、動作速度が速い主記憶装置
を構成することが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置を用いるキャッシュメ
モリを持つコンピュータシステムの構成を示すブロック
図である。

【図２】本半導体記憶装置（ＤＲＡＭの場合）の構成を
示すブロック図である。

【図３】キャッシュメモリを持つコンピュータシステム
の従来構成を示すブロック図である。

【符号の説明】

１ ＣＰＵ ２ キャッシュメモリ ３ ゲート ４ 主記憶装置（メインメモリ） ５ アドレスバス ６ データバス ７ 書込バッファ ８ データバッファ ９ タグバッファ １０ 書込バッファ制御回路 １１ メモリ内データバス １２ セルアレイ １３ メモリ内ローアドレスバス １４ メモリ内カラムアドレスバス １５ アドレスバッファ １６ データ入出力バッファ １７ アドレス入力

Claims (2)

【特許請求の範囲】
1. 【請求項１】外部から与えられる書込アドレス及び書込
   データを一時記憶する高速動作の書込バッファと、比較
   的に低速動作かつ大記憶容量のＤＲＡＭと、が同一基板
   上に集積される半導体記憶装置であって、 前記書込バッファは、半導体記憶装置が外部からアクセ
   スされないときに、記憶している前記書込アドレス及び
   書込データを前記ＤＲＡＭに転送し、転送後に転送済み
   の書込アドレス及び書込データを更新可能とする、 ことを特徴とする半導体記憶装置。
2. 【請求項２】前記書込バッファは、外部からの読出指令
   に応答して該当する書込アドレス及び書込データを探索
   し、探索された書込アドレス及び書込データを半導体記
   憶装置の外部に出力すると共に前記ＤＲＡＭにも転送
   し、転送後に転送済みの書込アドレス及び書込データを
   更新可能とする、 ことを特徴とする請求項１記載の半導体記憶装置。