JPH0266968A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 少くとも１個のインバータ回路を含む半導体集積回路装
置に関し、 該インバータ回路のパターンを微細化してそのレイアウ
ト面積を可能な限り縮少することを目的とし、 単一のインバータ回路を構成するＰチャネルトランジス
タとＮチャネルトランジスタをそなえ、該各トランジス
タのソース・ドレイン領域を配置するにあたり、該各ソ
ース・ドレイン領域を結ぶ線の延長線が交差するような
方向に配置し、かつこれらのソース・ドレイン領域に直
交するような各ゲート電極を有する導電層（ポリシリコ
ンＮ）が設けられるように構成される。

〔産業上の利用分野〕

本発明は少くとも１個のインバータ回路を含む半導体集
積装置に関し、更には例えば遅延線などを構成するため
に互に縦続接続された多段のインバータ回路を有する半
導体集積回路装置に関する。

〔従来の技術〕

第１０図は従来技術による半導体集積回路装置における
単一のインバータ部分のレイアウトを例示する図であっ
て、ＮチャネルトランジスタＱｎとＰチャネルトランジ
スタＱＰ’とにより該インバータ回路が構成される。第
１１図は、上記第１０図に示されるＮチャネルトランジ
スタＱｎに沿って切断した断面図を示すもので、Ｐ−型
の半導体基板１１’内に該ＮチャネルトランジスタＱｎ
’を構成するＮ゛拡散層としてのソース拡散領域２１′
およびドレイン拡散領域２２′が設けられ、更に該ソー
ス拡散領域２１′に隣接してＰ゛拡散層としての基板コ
ンタクト拡散領域３１′が設けられている。４′はポリ
シリコン層などにより構成されており、該Ｎチャネルト
ランジスタＱｎ’と該ＰチャネルトランジスタＱＰ’に
対する共通のゲート電極として機能する。４１′は該ポ
リシリコンＮ４に接続された入力信号用のアルミ配線で
ある。５′は該ソース拡散領域２１′と基板コンタクト
拡散領域３１’とに、それぞれそのコンタクト部分５１
′および５２′において接続されるアルミ配線で、該ア
ルミ配線５′にはＶＳＳ電源が接続される。６′は該Ｎ
チャネルトランジスタＱｎ’のドレイン拡散領域２２′
と該ＰチャネルトランジスタＱＰ’のドレイン拡散領域
（Ｐ”ＩＪ）２３’とをそれぞれそのコンタクト部分６
１′および６２′を介して接続するアルミ配線で、該ア
ルミ配線６′を介して該インバータ回路の出力信号がと
り出される。一方、該ＰチャネルトランジスタＱＰ’の
ソース拡散領域（Ｐ“１Ｊ）２４’と該領域２４′に隣
接して設けられる基板コンタクト拡散領域（Ｎ”層）３
２′とには、それぞれそのコンタクト部分７１′および
７２′を介して接続されるアルミ配線７′が設けられ、
該アルミ配線７′にはＶＣＣ電源が接続される。なお８
′はシリコン酸化膜などの絶縁膜を示す。なお第１２図
は上述のようなレイアウトにより構成されるインバータ
の等価回路が示される。

〔発明が解決しようとする課題〕

しかしながら上述したようなレイアウトによると、該Ｐ
チャネルおよびＮチャネルトランジスタの各ソースドレ
イン領域を結ぶ線が互に平行に形成されるとともに、各
トランジスタのゲート電極をそなえるポリシリコン層や
、該各トランジスタのドレイン領域を接続するアルミ配
線などが直線部分の結合により構成されており、それに
伴って単一のインバータ回路を構成するパターン（換言
すれば該インバータ回路のレイアウトに要する面積）に
無駄な部分が多くなり、全体としてかなり大型なパター
ンとなる。

したがって特に多数の（例えば多段に接続された）イン
バータ回路を設けるような場合には、それだけ全体のレ
イアウトに要する面積が増大する（換言すれば単位面積
当りに設けられるインバータ回路の数がかなり制限され
る）という問題点を生ずる。

本発明はかかる課題を解決するためになされたもので、
該インバータ回路を構成するパターンを微細化してその
レイアウトに要する面積を可能な限り縮少する（したが
って単位面積当りに設けられるインバータ回路の数を出
来るだけ増大させうる）ように、そのパターンを改良し
たものである。

〔課題を解決するための手段〕

かかる課題を解決するために本発明においては、単一の
インバータ回路を構成するＰチャネルトランジスタとＮ
チャネルトランジスタをそなえ、該各トランジスタのソ
ース・ドレイン領域を配置するにあたり、該各ソース・
ドレイン領域を結ぶ線の延長線が交差するような方向に
配置し、かつこれらのソース・ドレイン領域に直交する
ような各ゲート電極を有する導電Ｎ（ポリシリコン層）
が設けられている半導体集積回路装置が提供される。

なお上記インバータ回路を複数段′＃１続接続する場合
には、上記各トランジスタのドレイン領域を接続する配
線が、次段のインバータ回路の各ゲート電極を有する導
電層に接続される。

〔作　用〕

上記構成によれば、該インバータ回路を構成するパター
ン（該各トランジスタのソース・ドレイン領域、各ゲー
ト電極を有するポリシリコンなどの導電層、各ドレイン
領域を接続するアルミ配線などからなる）を縦横両方向
からみて最大限に短縮することができ、その結果として
限られたチップ面積内に設けられるインバータの数を大
巾に増大させることができる。

〔実施例〕

第１図乃至第３図は本発明の１実施例としての半導体集
積回路装置のレイアウトを示すもので、該半導体集積回
路装置には多段のインバータ回路（Ｐチャネルトランジ
スタとＮチャネルトランジスタとからなる）が縦続接続
されている。すなわち所定のインバータ回路の各ドレイ
ン領域を接続する配線（アルミ配′ｆｆＡ）が次段のイ
ンバータ回路の各ゲート電極を有する導電層（例えばポ
リシリコンＮ）に接続され、このようにして順次多段接
続された多数の（例えば２４００段の）インバータが多
段多列に縦続接続されて遅延回路などが構成される。

ここで先ず第１図には、上記各インバータ回路を構成す
るＰチャネルトランジスタおよびＮチャネルトランジス
タのソース・ドレイン拡散領域、該各トランジスタのゲ
ート電極を有するポリシリコン層、および互に隣接する
インバータを構成するＰチャネルトランジスタの各ソー
ス領域間および、同様にして互に隣接するインバータを
構成するＮチャネルトランジスタの各ソース領域間に設
けられる基板（電源）コンタクト拡散層のレイアウトパ
ターンが示されている。

すなわち該第１図中、２１および２２は、それぞれ所定
のインバータを構成するＰチャネルトランジスタのソー
スおよびドレイン領域（何れもＰ゛拡散層）、２３およ
び２４は、それぞれ該インバータを構成するＮチャネル
トランジスタのソースおよびドレイン領域（何れもＮ°
拡散ｊ！ｉ）、５１はポリシリコン層でその両端部５１
′および５２″がそれぞれ菖亥Ｐチャネルトランジスタ
およびＮチャネルトランジスタのゲート電極として機能
する。

また５２は次段のインバータを構成する各トランジスタ
のゲート電極を有するポリシリコン層で、該ポリシリコ
ンＮ５２に、上記各トランジスタのドレイン領域２２お
よび２４を接続するアルミ配線（第２図、第３図、およ
び第６図などに第１層目のアルミ配線６２として示され
る）が接続される。なお６２　’　、　６２”　、およ
び６２”’はそれぞれ８亥アルミ配線６２を、該ドレイ
ン領域２２　、２４、および該ポリシリコン層５２に接
続するためのアルミコンタクトである（例えば第６図参
照）。

更に３１および３２は互に隣接するインバータを構成す
るＰチャネルトランジスタの各ソース領域間に設けられ
る基板（電源）コンタクト拡散領域（Ｎ”拡散Ｎ）であ
って、そのうち該基板コンタクト拡散領域３１は、互に
長さ方向において対向するＰチャネルトランジスタ（す
なわ互に隣接列のインバータを構成するＰチャネルトラ
ンジスタ）の各ソース領域２１および２１’の間に介在
するように設けられており、該領域３１の幅（すなわち
該ソース領域２１および２１′の対向距離）を、例えば
該インバータを構成する該トランジスタのうちの最小チ
ヤネル長（この実施例では上記Ｐチャネルトランジスタ
のチャネル長）より狭くすることもできる。なお２２′
および５３″は該隣接列のインバータを構成するＰチャ
ネルトランジスタのドレイン領域およびゲート電極を示
す。

一方、該基板（電源）コンタクト拡散領域３２は互に連
接する段のインバータを構成するＰチャネルトランジス
タの各ソース領域の間に介在するように設けられており
、その両端部は、対応するソース領域を有するトランジ
スタ（例えばソース領域２１を有するＰチャネルトラン
ジスタ）のチャネル形成領域（ゲート電極５１′の直下
部分）に近接するように張り出されている。なお６１′
６１”　、および３２′はそれぞれ該ソース領域２１２
１′、および該基板コンタクト拡散領域３１　、３２を
、アルミ配線（例えば第２図、第３図、および第６図に
第１層目のアルミ配ｖＡ６１として示される）に接続す
るためのアルミコンタクトである。

同様にして４１および４２は互に隣接するインバータを
構成するＮチャネルトランジスタの各ソース領域間に設
けられる基板（電源）コンタクト拡散領域（Ｐ”拡散層
）であって、そのうち該領域４１は、互に長さ方向にお
いて対向するＮチャネルトランジスタ（すなわち互に隣
接する列のインバータを構成するＮチャネルトランジス
タ）の各ソース領域２３および２３′の間に介在するよ
うに設けられており、該領域４１の幅（すなわち該ソー
ス領域２３および２３′の対向距離）も、例えば該イン
バータを構成する各トランジスタのうちの最小チャ・ネ
ル長（この実施例では上記Ｐチャネルトランジスタのチ
ャネル長）より吹くすることもできる。なお２４′およ
び５４″は該隣接列のインバータを構成するＮチャネル
トランジスタのドレイン領域およびゲート電極を示す。

一方、該領域４２は互に隣接する段のインバータを構成
するＮチャネルトランジスタの各ソース領域の間に介在
するように設けられており、その両端部は、対応するソ
ース領域を有するトランジスタ（例えばソース領域２３
を有するＮチャネルトランジスタ）のチャネル形成領域
（ゲート電極５１″の直下部分）に近接するように張り
出されている。なお６３　’　、　６３”　、および４
２′はそれぞれ該ソース領域２３　、２３　’　、およ
び該基板コンタクト拡散領域４１　、４２を、アルミ配
￥ＩＡ（例えば第２図、第３図、および第６図に第１層
目のアルミ配線６３として示される）に接続するための
アルミコンタクトである。

また第２図には、上記第１図に示される各レイアウトパ
ターンに加えて上記第１層目のアルミ配線（所定のイン
バータを構成する各トランジスタのドレイン領域と次段
のインバータを構成するゲート電極用のポリシリコン層
とを接続するアルミ配線６２、各インバータを構成する
Ｐチャネルトランジスタ側の各ソース領域と該各ソース
領域間に設けられる基板コンタクト拡散領域（Ｎ”ｊＪ
ｆ域）とを接続するアルミ配線６１、および各インバー
タを構成するＮチャネルトランジスタ側の各ソース領域
と該各ソース領域間に設けられる基板コンタクト拡散領
域（Ｐ”ｅＪ域）とを接続するアルミ配線６３）のレイ
アウトパターンが示されている。

更に第３図には、上記第２図に示される各レイアウトパ
ターンに加えて、上記第１Ｎ目のアルミ配線６１と第２
層目のアルミ配線７１（例えば第４図および第６図参照
）とを接続するアルミコンタクト７１′、および上記第
１層目のアルミ配ｖＡ６３と第２層目のアルミ配線７２
　（例えば第４図および第６図参照）とを接続するアル
ミコンタクト７２′のレイアウトパターンが示されてい
る。また第４図には、該第１層目のアルミ配線６１　、
６２　。

６３および、該第２層目のアルミ配線７１　、７２のレ
イアウトパターンが示されている。

また第５図は第３図に示されるレイアウトパターンにお
ける単一のインバータ部分の等価回路を示しており、Ｑ
ＰがＰチャネルトランジスタ、ＱｎがＮチャネルトラン
ジスタを示す。また第６図および第７図は、それぞれ該
第３図におけるＡＡ線およびＢ−Ｂ線に沿って切断した
半導体集積装置の断面図を示すもので、第６図および第
７図中、１１はＰ−型の半導体基板、１２はＮ−型のウ
ェル、８はフィールド酸化膜、９は各層間絶縁膜を示す
。

また第８図は、本発明が適用される半導体集積回路装置
の等価回路図であって■１乃至■７は各インバータを示
し、ＣはＩＣチップを示す。更に第９図は、第８図に示
されるインバータ列間の接続部を詳細に示すもので、隣
接列のインバータ間の接続部が符号６４によって示され
る。なお他の符号は、他の図と共通する部分に共通の符
号が用いられている。

上述したように本発明においては、単一のインバータ回
路を構成するＰチャネルトランジスタとＮチャネルトラ
ンジスタの各ソース・ドレイン領域２１　、２２および
２３　、２４を配置するにあたり、各ソース・ドレイン
領域２１　、２２を結ぶ線と該領域２３゜２４を結ぶ線
の延長線が交差するような方向に傾斜されて（例えば第
１図における水平方向から所定の方向に４５°だけ傾斜
させて）該各領域がそれぞれ配置される。またこれらの
トランジスタの各ゲート電極を有する導電層（ポリシリ
コン層）５１は、該各ゲート電極５１　’　、　５２”
がそれぞれ該各ソース・ドレイン領域２１　、２２を結
ぷ線および該、３Ｂ域２３　、２４を結ぶ線と直交する
ようにその両面が曲げられてた形状を有しており、一方
該各トランジスタのドレイン領域２２　、２４を接続す
るアルミ配線６２は該ポリシリコン層５１と反対方向に
曲げられている。すなわち本発明においては単一のＣＭ
ＯＳインバータ回路を構成する各構成要素のレイアウト
パターンを上述したように構成することによって、その
レイアウトに要する面積を縦横両方向からみて最大限に
短縮することができ、その結果として限られたチップ面
積内に設けうるインバータの数を大巾に増大させること
ができる。

また上述した各構成要素のレイアウトパターンと併せて
、各ソース領域に設けられる各アルミ配線６１　、６３
に対するアルミコンタクト（例えば６１’および６３′
など）および各ドレイン領域および各ポリシリコン層に
設けられる該アルミ配線６２に対するアルミコンタクト
（例えば６２’　、６２”　。

６２　”’など）を六角形の形状とすることにより、同
一のコンタクト面積を有する四角形の形状を有するアル
ミコンタクトに比し、隣接するアルミコンタクト間の距
離を短縮することができ（かかるコンタクト間の距離に
ついての設計基準は主としてその突出部間の距離で決め
られる）、上記レイアウトパターンに該六角形の形状の
アルミコンタクト（コンタクトの面積自体は従来の四角
形のコンタクト面積と同じとする）を組合せることによ
り、全体のレイアウト面積の微細化をより効果的に行う
ことができる。

次に本発明において上述したような基板コンタクト拡散
層３１　、３２および４１　、４２を設けた理由につい
て説明する。

先ず、互に隣接する段のインバータを構成するＰチャネ
ルトランジスタの各ソース領域間に設けられた基板コン
タクト拡散層３２（Ｎ”層）およびＮチャネルトランジ
スタの各ソース領域間に設けられた基板コンタクト拡散
１ｉ１４２（Ｐ″Ｎ）は、それぞれ上述したように対応
するソース領域を有するトランジスタのチャネル形成領
域、例えばソース領域２１を有するＰチャネルトランジ
スタのチャネル形成領域（ゲート電極５１′の直下部分
）およびソース領域２３を有するＮチャネルトランジス
タのチャネル形成領域（ゲート電極５１″の直下部分）
に近接するように張り出して形成される。このように対
応する基板（又はウェル）と同一導電型で不純物濃度の
高いＮ″層又はＰ″層とされた低抵抗の基板コンタク）
　３２　、４２を対応する各トランジスタのチャネル形
成領域にできるだけ近接させることにより、該対応する
・トランジスタがオンとなった際にも、該チャネル形成
領域近辺の基板の電位の変動を確実におさえることがで
きる。したがって上述したようなレイアウトパターンの
微細化に伴って、限られた面積内に多数のインバータ（
多段に接続されたインバータ）が設けられている場合に
も、該拡散Ｊｉ３２　、４２によって該オンとされたト
ランジスタ近辺の基板の電位（バックゲートの電位）の
変動を確実に制御することによって、隣接する段（次段
）のインバータを構成するトランジスタの特性（例えば
しきい値電圧）に影響が及ぶことを確実に阻止すること
ができる。

しかも上述したような形状の拡散層３２　、４２を該各
ソース領域間に設けることは、上述したようなレイアウ
トパターンの微細化に何等の支障を及ぼすことがない。

次に上述したような各インバータのレイアウトパターン
の微細化に伴って、各インバータを構成するトランジス
タ同志が一層接近するようになり、したがって上述した
ようにして多段に（図面の縦方向に）順次接続されたト
ランジスタ列が所定の位置で折り返されて更に隣接する
トランジスタ列を構成する場合には、互に隣接する列に
属し、その長さ方向（横方向）において互に対向するＰ
チャネルトランジスタの各ソース領域同志（例えば２１
と２１′）およびＮチャネルトランジスタの各ソース領
域同志（例えば２３と２３′）も互に著しく近接するよ
うになる。このような場合、これらの各ソース領域（例
えば２１と２１′あるいは２３と２３′）を一体に形成
しても理論上は何等問題ないが、現実にはそのように構
成した場合には、一方のトランジスタ（例えばソース領
域２１を有するトランジスタ）が動作しているときに、
その動作電流が該共通のソース領域を介してアルミ配線
側に流れることによって、該ソース領域とアルミ配線間
のコンタクト抵抗などに起因して該他方のトランジスタ
のソース電位（すなわちソース領域２１’の電位）に変
動を生じさせ、該ソース領域２１′を有する隣接列のト
ランジスタの特性（例えばしきい値電圧）に影響を及ぼ
すことになる。

この点本発明においては、かかる隣接列のトランジスタ
の各ソース領域が上述のように互に長さ方向に近接して
対向配置されているにも拘らず、該各Ｐチャネルトラン
ジスタのソース領域（例えば２１と２１′）間および各
Ｎチャネルトランジスタのソース領域（例えば２３と２
３′）間にも、それぞれ挾い幅のＮ＋拡散層３１および
Ｐ゛拡散層４１を設けることによって、隣接するトラン
ジスタの各ソース領域をすべて個別に分離し、各自のト
ランジスタに流れる電流はすべてそのソース側から該ト
ランジスタ自身のソースコンタクトのみを通って電源配
線（アルミ配線）側に流れるようにして、各自のトラン
ジスタに流れた動作電流の影響が他方のトランジスタ（
すなわちその特性）に何等及ばないようにすることがで
きる。

すなわち上述したように隣接する各ソース領域を接近さ
せた場合にも、該ソース領域同志を、該ソース領域とは
反対導電型で基板より不純物濃度の高い、Ｎ゛層又はＰ
″層からなる基板コンタクト拡散層によって分離するこ
とが上記コンタクト拡散層を設ける趣旨であり、この場
合、該コンタクト拡散層の幅（すなわち該各ソース領域
間の対向距離）を上述したように、該Ｐチャネルトラン
ジスタ又はＮチャネルトランジスタに形成される最小チ
ャネル長より狭くすることもできる。

〔発明の効果〕

本発明によれば、単一のインバータ回路を構成するレイ
アウトパターンの微細化を実現することができ、その結
果として限られたチップ面積内に設けられるインバータ
の数を大巾に増大することができる。

【図面の簡単な説明】

第１図は、本発明にかかる半導体集積回路装置のレイア
ウト（アルミ配線を除く）を例示する平面図、 第２図は、本発明にかかる半導体集積回路装置のレイア
ウト（第１Ｎ目のアルミ配線層を含む）を例示する平面
図、 第３図は、本発明にかかる半導体集積回路装置のレイア
ウト（第１層目と第２層目のアルミ配線層との間のコン
タクトを含む）を例示する平面図、第４図は本発明にか
かる半導体集積回路装置のレイアウト（第１層目と第２
層目のアルミ配線層を含む）を例示する平面図、 第５図は、第３図に示されるレイアウトにおける１個の
インバータ部分の等価回路を示す図、第６図は、第３図
のＡ−Ａ線に沿って切断した半導体集積回路装置の断面
図、 第７図は、第３図のＢ−Ｂ線に沿って切断した半導体集
積回路装置の断面図、 第８図は、本発明が適用される半導体集積回路装置の等
価回路図、 第９図は、第８図に示されるインバータ列間の接続部を
詳細に示す図、 第１０図は従来技術における半導体集積回路装置のレイ
アウト（単一のインバータ部分）を例示する平面図、 第１１図は第１０図に示されるＮチャネルトランジスタ
に沿って切断した半導体集積回路装置の断面図、 第１２図は、第１０図に示されるレイアウトに対応する
等価回路を示す図である。 （符号の説明） ２１　、２２・・・Ｐチャネルトランジスタのソース領
域およびドレイン領域 ２３　、２４・・・Ｎチャネルトランジスタのソース領
域およびドレイン領域 ３１　、３２・・・Ｐチャネルトランジスタのソース領
域間に設けられる基板コンタクト拡散領 域 ４１　、４２・・・Ｎチャネルトランジスタのソース領
域間に設けられる基板コンタクト拡散領 域 ５１　、５２・・・ゲート電極を有するポリシリコン層
６１　、６２　、６３・・・第１Ｎ目のアルミ配線７１
　、７２・・・第２層目のアルミ配線６１’　、６１”
　、３２’・・・Ｐチャネルトランジスタのソース側各
拡散領域と第１ 層目のアルミ配線６１との コンタクト ６３’　、６３”　、４２’・・・Ｎチャネルトランジ
スタのソース側各拡散領域と第１ 層目のアルミ配線６３との コンタクト ６２　’　、　６３”　、　６２”’・・・各ドレイン
領域およびポリシリコン層と第１層目のア ルミ配線６２とのコンタク ト ７１’、７２’・・・第１層目のアルミ配線６１　、６
３と第２層目のアルミ配線７１　、７２とのコンタクト 除く）を例示する平面図 番１　図 本発明Ｋかかる半導体集積装置のレイアウト（第１雇目
と第２層目つアルミ配線層の・？ターフを詳細に示す）
ｔ−例示する平面図第４図 ンタクトを含む）１ｃ例示する平面図 第３図に示さｎるレイアウトにおける ｌ侭のインバータ部分の等価回路図 第５図 本発明が適用されるＩＣの等価回路口 筒 図 （単一のインバータ部分）を例示する図第１０図 第８図に示されるインバータ列の接続部を詳細に示す口
筒９ 図 に沿って切断した断面図 第 図 ｃｃ 第４０図に示さｎるレイアウトに 対応する等価回路図 第゛１２図

Claims (1)

1. 【特許請求の範囲】 １、単一のインバータ回路を構成するＰチャネルトラン
   ジスタとＮチャネルトランジスタをそなえ、該各トラン
   ジスタのソース・ドレイン領域を配置するにあたり、該
   各ソース・ドレイン領域を結ぶ線の延長線が交差するよ
   うな方向に配置し、かつこれらのソース・ドレイン領域
   に直交するような各ゲート電極を有する導電層が設けら
   れていることを特徴とする半導体集積回路装置。 ２、該ＰチャネルトランジスタとＮチャネルトランジス
   タの各ソース領域および各ドレイン領域に設けられる配
   線用のコンタクトの平面形状が六角形とされている。請
   求項１に記載の半導体集積回路装置。 ３、該ＰチャネルトランジスタおよびＮチャネルトラン
   ジスタの各ドレイン領域を接続する配線と、該各ゲート
   電極を有する導電層とが互に反対方向に曲げられている
   請求項１に記載の半導体集積回路装置。 ４、請求項１に記載のインバータ回路を複数段そなえ、
   上記ＰチャネルトランジスタおよびＮチャネルトランジ
   スタの各ドレイン領域を接続する配線が、次段のインバ
   ータ回路の各ゲート電極を有する導電層に接続されてい
   る半導体集積回路装置。 ５、相隣接する段のＰチャネルトランジスタの各ソース
   領域およびＮチャネルトランジスタの各ソース領域の間
   に、該各ソース領域とはそれぞれ反対導電型でかつ基板
   より不純物濃度の高い基板コンタクト拡散層が設けられ
   、該基板コンタクト拡散層が、該各ソース領域を有する
   トランジスタのチャネル形成領域に近接するように張り
   出している、請求項４に記載の半導体集積回路装置。 ６、上記ＰチャネルトランジスタおよびＮチャネルトラ
   ンジスタの各ドレイン領域を接続する配線を、該次段の
   インバータ回路の各ゲート電極を有する導電層に接続す
   る配線コンタクトの平面形状が六角形とされている、請
   求項４に記載の半導体集積回路装置。 ７、請求項１に記載のインバータ回路を複数列そなえ、
   対応する列のインバータ回路を構成する各Ｐチャネルト
   ランジスタ又は各Ｎチャネルトランジスタの各ソース領
   域をその長さ方向において対向近接させるとともに、該
   各ソース領域が該各ソース領域とはそれぞれ反対導電型
   でかつ基板より不純物濃度の高い基板コンタクト拡散層
   を介して連結されている半導体集積回路装置。