JPH0267591A - 駆動回路及びｅｌ表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、駆動回路及び該回路を用いた表示装置に係り
、特に、容量性負荷を高電圧に充放電するために用いて
好適な脈動回路及びこの駆動回路をデータ線または走査
線駆動に用いた薄膜ＥＬ表示装置に関する。

［従来の技術］ 一般に、ＥＬパネル、圧電素子等の容量性負荷の駆動は
、数百■の高電圧駆動が必要とされており、その駆動回
路は、高耐圧が要求される。また、ＥＬパネル等のマト
リクス負荷の駆動回路は、多数チャンネルの集積化が要
望されるが、高電圧駆動を行わなければならないため、
その消費電力を低減させることが、゛集積化する場合の
重要な課題となっている。

この種、消費電力の低減、電流駆動能力の向上を図った
駆動回路に関する従来技術として、例えば、特開昭６０
−２０８１１９号公報等に記載された技術が知られてい
る。この種従来技術は、スイッチとしてサイリスタを用
いるものである。

第７図は、従来技術による駆動回路の一例を示す回路図
である。第７図において、６はロジック回路、７はバッ
ファ回路、８はサイリスタ、９はダイオード、１０．１
１はＮＰＮトランジスタ。

１３は容量性負荷、７１．７２はＰＭＯ５トランジスタ
である。

一般に、容量性負荷の駆動回路は、負荷を充電するため
のソース側スイッチと、−旦充電した負荷を放電するた
めのシンク側スイッチとにより構成される。第７図に示
す従来技術において、ソース側スイッチとしてサイリス
タ８が、シンク側スイッチとしてＮＰＮトランジスタ１
０が設けられている。

第７図において、サイリスタ８のアノードは、高電圧印
加端子１に接続され、そのカソードは、容量性負荷１３
が接続されている出力端子３に接続され、また、アノー
ドゲートは、ＮＰＮトランジスタ１１のコレクタに接続
され、カソードゲートは、ＮＰＮトランジスタ１０のコ
レクタに接続されている。また、ダイオード９のアノー
ドは、サイリスタ８のカソードに接続され、ダイオード
９のカソードは、サイリスタ８のカソードゲートに接続
されている。ＮＰＮトランジスタ１１のエミッタは、抵
抗１２を介して、もう一方の高電圧印加端子２に接続さ
れ、そのベースは、バッファ回路７内のＰＭＯＳトラン
ジスタ７１のドレインに接続されている。また、ＮＰＮ
トランジスタ１０のエミッタは、前記もう一方の高電圧
印加端子２に接続され、そのベースは、バッファ回路７
内のＰＭＯＳトランジスタ７２のドレインに接続されて
いる。各ＰＭＯＳトランジスタ７１．７２のソースは、
低圧電源端子４に接続されている。また、入力端子５か
らの制御入力信号に応じてバッファ回路７の動作を制御
するロジック回路６が、バッファ回路７に接続されてい
る。容量性負荷１３は。

その一端が出力端子３に接続され、他端が端子１４に接
続されている。

前述のように構成される駆動回路を用いてＥＬパネルを
駆動する場合の動作を以下に説明する。

一般に、ＥＬパネルは、順次選択的に高電圧が印加され
る走査側電極と、これに同期して１発光・非発光データ
に応じて比較的低い電圧が印加されるデータ側電極とが
互いに交差して設けられ、両電極間にＥＬ層が形成され
たものである。走査側電極とデータ側電極とに挾まれた
部分が１つの画素として機能し、等価的に容量性負荷で
ある。そして、その発光開始電圧は、例えば、特開昭６
０−９７３９４号公報等に記載されているように、およ
そ２００ｖ程度の高電圧を要する。

第７図に示す回路における容量性負荷１３は、ＥＬパネ
ル内の１個の画素に相当し、出力端子３は、１個の走査
電極に相当する。実際には、１個の走査電極に対し、デ
ータ側電極数分の複数の画素が存在するため、出力端子
３には複数の容量性負荷１３が接続されているが、第７
図においては。

簡単のため１個の容量性負荷のみが示されている。

以後の説明では、容量性負荷１３を画素１３と記す場合
もある。

画素１３の他端が接続される端子１４は、出力端子３を
１個の走査電極とすれば、１個のデータ側電極に相当す
る。実際には、前述の走査電極の場合と同様に、１個の
データ側電極に対し一１走査側電極数分の複数の画素が
存在するが、第７図に示すような１個の走査電極の駆動
を説明すれば、他の走査電極についても同様の動作であ
るので、その説明は省略する。

ＥＬパネルは、分極効果を有するため、一般に交流駆動
が行すれる。すなわち、−旦ある電極で充電され発光し
た画素は、その後、その放電を行っても、ＥＬ内部に先
に印加した電圧極性を打ち消す方向に分極を発生してお
り、再び同極性の充電を行った場合１発光輝度の低下を
きたすことになる。画素を充電し発光させるために画素
に印加する電圧極性は、駆動の度に反転する必要がある
。

なお、この種ＥＬパネルの駆動方法については、例えば
、特開昭５２−１２３８８３号公報等にその詳細が記載
されている。

第７図に示す駆動回路により画素１３、すなわち容量性
負荷１３を駆動する場合、高電圧電源端子１は、正の高
電圧ＶＭＰに、端子２は、０■にバイアスされ、データ
側電極端子１４は、画素１３の発光、非発光に応じて正
の低電圧■。あるいはＯｖのいずれかが印加されている
。そして、前記正の高電圧ｖｓｐは、ＥＬの発光開始電
圧Ｖｔよりも充分高い電圧であり、また、正の低電圧Ｖ
ｏは、発光開始電圧ｖ１より充分低い電圧であり、ｌＶ
、ＩｐＶ　ｏ　Ｉ　＜　ｌ　Ｖ□１の関係にあるものと
する。

この状態で、走査側電極端子となる出力端子３に接続し
た画素１３を発光させる場合、データ側電極端子１４を
Ｏｖにバイアスし、バッファ回路７内のＰＭＯＳトラン
ジスタ７１をオンとし、ＮＰＮトランジスタ１１をオン
として、サイリスタ８のアノードゲートからゲート電流
を引き抜くことにより、サイリスタ８をオンとする。こ
のとき、バッファ回路７内のＰＭＯＳトランジスタ７２
及びシンク側スイッチであるＮＰＮ　トランジスタ１゜
はオフ状態に制御されている。

なお、前述のサイリスタ８のオン駆動の動作については
、すでに提案した、特願昭６３−１５８２９号に記載し
たように、ロジック回路６内にワンショット回路を設け
、ＰＭＯＳトランジスタ７１及びＮＰＮトランジスタ１
１をパルス的に動作さ・せることにより、サイリスタ８
のゲート邸動電流を実効的に低減させることが可能であ
り、これにより、駆動回路の低消費電力化を図ることが
できる。

サイリスタ８がオンとなると、走査側電極である出力端
子３に正の高電圧が印加され、データ側となる端子１４
が０■にバイアスされているので、画素１３に印加され
る両端電圧は、ＥＬの発光開始電圧■アよりも大きい電
圧■、となるため１画素１３が発光する。また、画素１
３を発光させない場合、データ側電極端子１４は正の低
電圧ｖＤにバイアスされる。この状態で、走査側電極端
子となる出力端子３に正の高電圧■１が印加されると１
画素１３に印加される両端電圧は、ｌｖＨ□−ＶＤＩと
なり、ＥＬの発光開始電圧ｖ１よりも小さな電圧となる
ため、画素１３は発光しない。このように、第７図に示
す駆動回路は、ある走査電極が選択されているとき、そ
の走査電極上に形成されている画素の発光、非発光を、
データ側電極に印加される電圧により制御することがで
きる。

駆動回路は、走査側電極端子となる出方端子３に正の高
電圧ＶＩＩＰを出力して１画素１３を充電し、発光ある
いは非発光に制御した後、次回の駆動に備え、これを放
電しておく必要があり、このため、画素１３の放電を、
バッファ回路７内のＰＭＯＳトランジスタ７２及びシン
ク側スイッチであるＮＰＮトランジスタ１０をオンとし
て、画素１３よりＯｖにバイアスされている端子２に向
って電流を引き抜くことにより行う。

前述の動作により、１個の走査電極端子の選択と、該走
査電極上の画素の駆動が終了し、次に。

今まで選択されていた走査電極端子に隣接する走査電極
が選択されて、前述の動作が繰り返される。

このような動作が、全走査電極について行われた後、再
び同一の走査側電極の選択が行われ、画素の発光、非発
光の駆動が行われる。この場合、前述したように、ＥＬ
には分極効果があるため、画素に同レベルの発光を行わ
せるためには、前回画素に印加した電圧極性に対し反転
した極性の電圧を印加する必要がある。そこで、今度は
、第７図に示す駆動回路において、端子２を負の高電圧
ＶＩＩＮにバイアスし、端子１をＯｖにバイアスし、さ
らに、ＰＭＯＳトランジスタ７２及びシンク側スイッチ
であるＮＰＮトランジスタ１０をオンとし、ソース側ス
イッチであるサイリスタ８をオフとして、走査側電極端
子となる出力端子３に負の高電圧Ｖ□を印加する。この
場合、負の高電圧Ｖ□は、１ｖｌｌｔｌ＜ｌｖ、Ｉで、
かつ、Ｉ　ｖＨＮ　ｌ　＋　Ｉ　Ｖｏ　１＞ＩＶ、ｌの
条件を満足するものとする。

前述した状態で、データ側電極端子１４が正の低電圧Ｖ
Ｄにバイアスされていたとすれば１画素１３に印加され
る両端電圧は、１ｖ□Ｉ　＋　ｌ　Ｖ　ｏ　Ｉとなり、
発光開始電圧７１以上となるので、画素１３は発光する
。また、データ側電極端子１４がｏｖにバイアスされて
いた場合、画素１３に印加される両端電圧は、ＩＶＮＮ
Ｉとなり、発光開始電圧Ｖ。

に達しないので、画素１３は発光しない。

第７図に示す駆動回路は、前述のように、走査側電極端
子となる出力端子３に負の高電圧Ｖ□を出力して画素１
３を充電し、発光、非発光の制御を行った後、前回と同
様、放電を行うことになるが、今回の放電は、シンク側
のスイッチであるＮＰＮトランジスタ１０をオフとし、
ソース側スイッチであるサイリスタ８をオンとして、前
回とは逆に画素１３に向って電流を流し込むことにより
行う。

前述の動作で、１個の走査電極端子の選択と、該走査電
極上の画素の逆方向の駆動が終了し、次に、今まで選択
されていた走査電極端子に隣接する走査電極が選択され
て、前述の動作が繰り返される。このような動作が、全
走査電極について終了すれば、前回の初期状態に戻るこ
とになり、前述した全動作が繰り返し行われることにな
る。

なお、前記第７図の駆動回路において、低電圧電源端子
４に印加される電圧は、ロジック回路６及びバッファ回
路７の動作に必要な電圧であり、常に端子２の電位を基
準にして印加される。

［発明が解決しようとする課題］ 前述の従来技術による回路は、サイリスタ８、及びＮＰ
Ｎトランジスタ１０．１１が高耐圧素子で構成されなけ
ればならず、この回路を多数チャンネル集積化する場合
には、１チヤンネル毎に前記３個の高耐圧素子を必要と
する。一般に、高耐圧素子は、耐圧確保のため素子寸法
を大きく必要とし、回路の集積化においては、チップ寸
法以上。

できる限り高耐圧素子数を削減することが望ましい。

第７図に示す従来技術は、ＮＰＮトランジスタ１１をサ
イリスタ８のオン原動にのみ用い、負荷の駆動には直接
関与しないように用いているにもかかわらず、このＮＰ
Ｎトランジスタ１１を高耐圧素子としなければならず、
このため、集積化した際のチップ面積が大きなものとな
ってしまうという問題点を有している。

本発明の目的は、前記従来技術の問題点を解決し、高耐
圧素子数を低減し、集積化時のチップ寸法低減を図るこ
とのできる駆動回路を提供することにあり、かつ、この
ような駆動回路を用いる表示装置を提供することにある
。

［課題を解決するための手段］ 本発明によれば、前記目的は、第７図に示す従来技術の
回路において、複数の回路の端子１と、これに接続され
る外部電源との間に、共通のスイッチング素子を設け、
サイリスタ駆動用のＮＰＮトランジスタ１１に、サイリ
スタのオン駆動の他に、容量性負荷の駆動をも行わせる
ことにより達成される。

［作用］ 画素である容量性負荷を正の高電圧に充電する場合、前
記共通に設けたスイッチング素子をオンとした状態で、
ＮＰＮトランジスタをオンとすることにより、サイリス
タをオンとして、画素を充電することができる。

次いで、この画素の放電を行う場合、前記共通に設けた
スイッチング素子をオフとした状態で、ＮＰＮトランジ
スタをオンとする。このとき、画素からの放電々流は、
出力端子−ダイオード−サイリスタのカソードグー１−
−サイリスタのアノードゲート−ＮＰＮトランジスタの
経路で流れる。

この動作中、前記スイッチング素子がオフとなっている
ため、サイリスタのアノード及びＮＰ−Ｎトランジスタ
のコレクタに正の高電圧が印加されることはない。

また、画素を負の高電圧に充電する場合、前記スイッチ
ング素子をオフとした状態で、前述した放電時の経路で
充電々流を流すことができる。また、この負に充電され
た画素の放電は、前記スイッチング素子をオンとした状
態で、前述した充電時の経路で行うことができる。

前述のような駆動回路は、１個のＮＰＮトランジスタに
よって、サイリスタのオン原動と、画素の駆動とを行う
ことができるので、高耐圧素子をサイリスタとＮＰＮ）
−ランジスタの２個のみを用いて構成することができ、
この回路を集積化する場合には、前述のスイッチング素
子を共通とすることができるので、そのチップ面積を小
さなものとすることができる。

［実施例］ 以下１本発明による駆動回路の実施例を図面により詳細
に説明する。

第１図は本発明の第１の実施例の構成を示す回路図であ
る。第１図において、１６はスイッチング素子であり、
他の符号は第７図の場合と同一である。

第１図に示す本発明の第１の実施例は、端子１にアノー
ドが接続され、出力端子３にカソードが接続されたサイ
リスタ８と、サイリスタ８のカソードゲートにカソード
が接続され、出力端子３にアノードが接続されたダイオ
ード９と、端子１と電源端子１５との間に接続されたス
イッチング素子１６と、サイリスタ８のアノードゲート
にコレフタが接続され、抵抗１２を介してエミッタが端
子２に接続され、ベースがバッファ回路７内のＰＭＯＳ
トランジスタ７１のドレインに接続されたＮＰＮトラン
ジスタ１１とにより構成されている。

前述の構成において、従来技術の場合と同様に、さらに
、バッファ回路７を制御するロジック回路６が設けられ
ている。そして、バッファ回路７内のＰＭＯＳトランジ
スタ７１のソースは、低圧電源端子４に接続され、容量
性負荷１３が出力端子３と端子１４との間に接続されて
いる。

第１図に示す実施例の駆動回路を用いてＥＬパネルを駆
動する場合、前述した従来技術の場合と同様に、出力端
子３が１走査側電極、端子１４がデータ側電極、容量性
負荷１３がＥＬパネル内の１画素に相当する。容量性負
荷１３を以後１画素１３ともいう。

以下、第１図に示す駆動回路を用いてＥＬパネルを駆動
する場合の動作を説明する。

まず１画素１３を正の高電圧Ｖｎｐに充電し、画素１３
を発光させる場合の動作を説明する。

この場合、端子１４、すなわち、データ側電極をＯｖに
バイアスし、電源端子１５に正の高圧電源ＶＭＰを接続
し、スイッチング素子１６をオン状態とする。この状態
で、入力端子５に印加される制御信号により、ロジック
回路６を介してバッファ回路７内のＰＭＯＳトランジス
タ７１がオンに駆動されると、ＮＰＮトランジスタ１１
がオンとされ、これにより、サイリスタ８のゲート駆動
電流の引き抜きが行われ、サイリスタ８がオンとなる。

サイリスタ８がオンとなると、画素１３は、スイッチン
グ素子１６、サイリスタ８、出力端子３を介して、電源
端子１５に接続された正の高電圧ＶＨＰに充電され、画
素１３が発光する。このＮＰＮトランジスタ１１による
サイリスタ８のオン駆動は、サイリスタ８がオンするに
足る期間のみＮＰＮトランジスタ１１をオンする。いわ
ゆるパルス駆動により行うことができ、サイリスタ８の
ゲート駆動電流による消費電力を低減することができる
。

次に、前述により正の高電圧に充電された画素１３の放
電について説明する。

第７図により説明した従来技術では、シンク側スイッチ
としてＮＰＮトランジスタ１０を設け。

これによって画素１３の放電を行ったが、第１図に示す
本発明の第１の実施例は、サイリスタ８を駆動するＮＰ
Ｎ　トランジスタ１１を用いて画素１３の放電を行うこ
とができる。すなわち、第１図に示す実施例において、
画素１３の放電を行う場合、スイッチング素子１６をオ
フ状態とし、端子１５の加えられている電圧が、端子１
あるいはＮ−ＰＮトランジスタ１１のコレクタに印加さ
れない状態とする。この状態で、ＮＰＮトランジスタ１
１をオンとすると、画素１３−出力端子３−ダイオード
９−サイリスタ８のカソードゲート−サイリスタ８のア
ノ−トゲ−）−−ＮＰＮトランジスタ１１の経路で、画
素１３よりの放電電流を流すことができる。第７図に示
す従来技術の回路では、端子１及びＮＰＮトランジスタ
１１のコレクタが、高電圧■１にバイアスされた状態と
なっているので。

前述の実施例のような、ＮＰＮ　トランジスタ１１によ
る画素の放電は不可能である。なお、前述した実施例の
動作において、スイッチング素子１６のオフ時、端子１
にある電圧、例えば、０■が印加されるよう、スイッチ
ング素子１６において、電圧の切換えを行うようにして
もよい。この場合、原理的には、端子１に印加される電
圧にまで、画素１３が放電されることになる。

次に１画素１３を負の高電圧Ｖ□に充電して発光させる
場合の動作を説明する。

この場合、端子２に負の高電圧ＶＨ８を印加し、スイッ
チング素子１６をオフ状態として、ＮＰＮトランジスタ
１１をオンとすることにより、前述した放電時と同一の
経路で充電々流が流れ１画素１３を負の高電圧ＶＨＮに
充電することができる。

この負の充電動作においては、スイッチング素子１６に
よって、端子１をオープン状態としておく必要がある。

前述により負の高電圧ＶＨＮに充電された画素１３を放
電する場合、スイッチング素子１６をオン状態とし、電
源端子１５を０■にバイアスした状態で、ＮＰＮトラン
ジスタ１１をオンとすることにより、サイリスタ８がオ
ンとなって、電源端子１５側から画素１３に向って放電
々流を流すことが可能となる。

前述した第１図に示す駆動回路を集積化する場合、スイ
ッチング素子１６は１例えば、全体に１個だけ共通に設
け、各チャンネルにおける高耐圧素子は、サイリスタ８
とＮＰＮ　トランジスタ１１の２個のみとすることがで
きる。スイッチング素子１６は、モノリシックＩＣ化し
た場合、’ＩＣチップ内に形成することが可能である。

しかし、ＥＬパネル等のマトリクスパネルでは、走査線
の本数が、約２００本〜４００本程度あり、全走査線に
対する駆動回路全てを１個にＩＣ化することはできず、
複数個のＩＣが必要となり、また、走査線は、線順次に
選択されるため、スイッチング素子は、マトリクスパネ
ル当り１個設けるのが合理的である。

ＥＬパネルの１駆動において、例えば、第７図に示す従
来技術における端子１への印加電圧は、画素１３の駆動
モードに応じて切換える必要がある。

すなわち、端子２に負の高電圧ｖＨＮを印加した場合、
端子１に正の高電圧■ＨＰを印加したままにしておくと
、ＮＰＮトランジスタ１１のコレクターエミッタ間電圧
は、ｌ　Ｖ＋＋Ｎｌ　＋　ｌ　Ｖｕｐｌ　トナ’Ｊ。

ＩｖＨｓｌと１ＶＨｐｌとがほぼ同一の電圧であるとす
ると、ＮＰＮ　トランジスタ１１の耐圧が２倍必要とな
るので、これを防止するために、前述のように、画素１
３の駆動モードに応じて端子１への印加電圧を切換える
必要がある。

第１図に示す本発明の第１の実施例は、前述のような端
子１の電源電圧を切換える外部スイッチング素子を、ス
イッチング素子１６として使用することが可能であり、
第１図の回路の集積化にあたって、チャンネル当りの高
圧素子をサイリスタ８とＮＰＮトランジスタ１１の２個
とすることができる。

前述した本発明の第１の実施例によれば、スイッチング
素子１６を設けることにより、ＮＰＮトランジスタ１１
により、サイリスタ８のオン駆動と１画素１３の放電及
び負の高電圧充電とを行うことができる。従って、前記
本発明の第１の実施例は、その実施例の回路を多数チャ
ンネル集積化する場合、スイッチング素子１６を共通と
して、各チャンネル当りの高耐圧素子をサイリスタ８と
ＮＰＮトランジスタ１１の２個のみとすることができる
ため、高耐圧素子の利用効率を向上させ、また、そのチ
ップ寸法の低減を図ることができる。

第２図は本発明の第２の実施例の構成を示す回路図であ
る。第２図において、１７は低圧スイッチング素子であ
り、他の符号は第１図の場合と同一である。

この本発明・の第２の実施例は、ＮＰＮトランジスタ１
１のエミッタと端子２との間に接続されている抵抗１２
と並列に低圧スイッチング素子１７を設けて構成され、
このスイッチング素子１７としてＮＭＯＳトランジスタ
を用い、また、スイッチング素子１６としてＰＮＰト、
ランジスタを用いた例である。

第２図に示す本発明の第２の実施例は、低圧スイッチン
グ素子１７により、ＮＰＮトランジスタ１１のシンク電
流を動作モードに応じて切換え制御することができる。

すなわち、この実施例は、ＮＰＮトランジスタ１１がサ
イリスタ８をオン駆動する動作を行う場合、サイリスタ
８に対するゲート駆動電流が比較的小さくてもよいため
、前述の低圧スイッチング素子１７をオフとし、抵抗１
２によってＮＰＮトランジスタ１１の電流、すなわち、
サイリスタ８のゲート駆動電流を制限してその消費電力
を抑え、集積化に有利とする。一方、この実施例は、Ｎ
ＰＮトランジスタ１１により画素１３を放電あるいは負
の高電圧に充電して発光させる場合、比較的大電流を要
するので、低圧スイッチング素子１７をオンとすること
により、抵抗１２を見かけ上低インピーダンスに切換え
、ＮＰＮトランジスタ１１の電流を増大させる。

このような本発明の第２の実施例によれば、前述した本
発明の第１の実施例と同様な効果を奏するとともに、さ
らに、消費電力の低減及び負荷駆動能力の向上を図るこ
とができる。

第３図は本発明の第３の実施例の構成を示す回路図であ
る。第３図において、１８．１９はＮＰＮトランジスタ
、７３．７４はＰＭＯ３）−ランジスタであり、他の符
号は第１図の場合と同一である。

この本発明の第３の実施例も、前述した第２の実施例と
同様に、ＮＰＮトランジスタ１１の電流を動作モードに
応じて切換えるようにした実施例である。

第３図に示す本発明の第３の実施例において、ＮＰＮト
ランジスタ１１は、ＮＰＮｈランジスタ１８．１９をダ
ーリントン接続して構成されており、各ＮＰＮトランジ
スタ１８．１９のベースは、バッファ回路７内の電流供
給用のＰＭＯＳトランジスタ７３．７４に接続されてい
る。

この実施例は、サイリスタ８をオン駆動する場合、ＰＭ
ＯＳトランジスタ７４のみをオンとし、ＮＰＮ　トラン
ジスタ１９のみをオンとして、サイリスタ８のゲート電
流を引き抜き、一方、画素１３をＮＰＮトランジスタ１
１により駆動する場合、ＰＭＯＳトランジスタ７３をオ
ンとして、ＮＰＮトランジスタ１８．’１９をダーリン
トン接続のＮＰＮトランジスタとして動作させ、電流駆
動能力を確保するように動作する。

この本発明の第３の実施例は、前述した本発明の第２の
実施例と同様の効果を奏することができる。

第４図は本発明の第４の実施例の構成を示す回路図であ
る。第４図において、２０は低圧スイッチング素子であ
り、他の符号は第１図の場合と同一である。

この第４図に示す本発明の第４の実施例は、やはり、前
述した第２．第３の実施例と同様に、ＮＰＮトランジス
タ１１の電流を動作モードに応じて切換えるものであり
、ＮＰＮトランジスタ１１がマルチエミッタ構造を有し
ており、一方のエミッタを抵抗１２を介して端子２に接
続し、他方のエミッタを低圧スイッチング素子２０を介
して端子２に接続して構成されている。

このように構成される第４の実施例は、サイリスタ８を
オン駆動する場合、低圧スイッチング素子２０をオフ状
態としておき、抵抗１２によってＮＰＮ）−ランジスタ
１１の電流を制限し、画素１３をＮＰＮトランジスタ１
１により駆動する場合。

低圧スイッチング素子２０をオンとすることにより、Ｎ
ＰＮ　トランジスタ１１の低圧スイッチング素子２０が
接続される側のエミッタに大電流を流すようにし、ＮＰ
Ｎトランジスタ１１の駆動電流の増大を図るものである
。

この実施例は、前述した本発明の第２．貢３の実施例と
同様な効果を奏する。

第５図は本発明の第５の実施例の構成を示す回路図であ
る。第５図において２１はＰＮＰ　トランジスタであり
、他の符号は第１図の場合と同一である。

第５図に示す本発明の第５の実施例は、第１図により説
明した本発明の第１の実施例におけるサイリスタ８をＰ
ＮＰ　トランジス、り２１に置き換えたものであり、Ｐ
ＮＰトランジスタ２１のエミッタが端子１に、そのベー
スがＮＰＮトランジスタ１１のコレクタに、そのコレク
タが出力端子３に接続されて構成されている。サイリス
タ８を使用する実施例の場合、画素１３からＮＰＮトラ
ンジスタ１１への電流経路を確保するため、低圧ダイオ
ード９が必要であったが、この実施例のようにＰＮＰト
ランジスタ２１を用いる場合には、このＰＮＰ　トラン
ジスタ２１のコレクターベース間接合が順方向となるた
め、低圧ダイオード９は不要となる。

前述の本発明の第５の実施例においても、集積化の際の
高耐圧素子は、各チャンネル当りＰＮＰトランジスタ２
１とＮＰＮトランジスタ１１の２個のみとすることがで
き、本発明の第１の実施例と同様な効果を得ることがで
きる。

第６図は本発明の第６の実施例の構成を示す回路図であ
る。第６図において、２２は低圧ダイオード、２３．２
４はスイッチング素子であり、他の符号は第１図の場合
と同一である。

第６図に示す本発明の第６の実施例は、第１図により説
明した本発明の第１の実施例におけるすイリスタ８の７
ノードゲートにアノードを接続し。

サイリスタ８のアノードにカソードを接続した低圧ダイ
オード２２を付加し、また、スイッチング素子１６を、
一端を端子１に共通接続し、もう−端を端子１５．２５
にそれぞれ接続したスイッチング素子により構成して構
成されている。

第１図により説明した本発明の第１の実施例等は、高電
圧に充電された画素１３を、ＮＰＮトランジスタ１１を
介して放電する際、ＮＰＮトランジスタ１１が高電圧を
印加された状態で、放電々流を流すことになるので、Ｎ
ＰＮトランジスタ１１の安全動作領域（以下、ＡＳＯと
いう）に関する注意が必要である。一般に、Ｎ　Ｐ　Ｎ
　Ｉ−ランジスタ１１のＡＳＯを拡大するには、素子面
積を大きくとる必要があるが、これは、集積化に不利と
なる。

一方、画素１３の駆動においては、その駆動回路の電流
駆動能力は、大きいことが望ましい。

第６図に示す本発明の第６の実施例は、本発明の他の実
施例における前述の問題を解決することができるように
、ＮＰＮトランジスタ１１のＡＳＯが問題となる画素１
３の放電を、スイッチング素子１６を介して行うことが
できるようにしたものである。すなわち、第６図におい
て、いま、端子１５を正の高電圧ｖ、４Ｐにバイアスし
、スイッチング素子２３及びサイリスタ８をオンとして
画素１３を充電した後、これを放電する場合、スイッチ
ング素子２３をオフ、スイッチング素子２４をオンとし
、端子２５をＯｖにバイアスすれば、画素１３−ダイオ
ード９−サイリスタ８のカソードゲート−サイリスタ８
のアノードゲート−ダイオード２２−スイッチング素子
２４一端子２５の経路で放電々流を流すことができる。

なお、この放電動作時、ＮＰＮ　トランジスタ１１は、
オフ状態に制御しておく。

スイッチング素子１６を構成するスイッチング素子２３
．２４は、前述したように、駆動回路の集積化に際して
は、ＥＬパネル全体に共通素子として設ければよく、外
付のパワートランジスタ等を用いることができ、そのＡ
ＳＯ内勤作の確保は、比較的容易である。

前述の本発明の第６の実施例によれば１本発明の第１の
実施例と同様の効果を奏することができるとともに、Ｐ
ＮＰ　トランジスタ２１のＡＳＯに対する保護をも可能
にできる。

前述した本発明の複数の実施例において、ＮＰＮトラン
ジスタ１１により画素１３を負の高電圧ｖＨＮに充電す
る場合については、すでに提案した特願昭６２−３２１
５６０号にも記載したように、ＥＬパネルの駆動時の正
の高電圧１ｖＩ（ｔ’ｌに比較して負の高電圧ＩＶ□１
の値の方が小さく、゛また。

画素１３の発光時には１画素１３が電圧を保持すること
となるため、ＮＰＮトランジスタ１１のＡＳＯ上の問題
を生じることはない。

前述した本発明の複数の実施例による駆動回路を、薄膜
ＥＬ表示装置の駆動に用いる場合、走査側電極の駆動に
用いるとしたが１本発明は、データ側電極の駆動にも用
いることができ゛る。

［発明の効果］ 以上説明したように、本発明によれば、容量性負荷の駆
動回路において、シンク側高圧スイッチング素子により
、ソース側高圧スイッチング素子のオン駆動及び負荷の
能動の両方を行うことができるため、高耐圧スイッチン
グ素子の利用効率を向上させ、高耐圧素子数を低減でき
るので、集積化時のチップ寸法の低減を図ることのでき
る駆動回路を提供することができ、さらに、このような
駆動回路を用いた効率的な表示装置を提供することがで
きる。

【図面の簡単な説明】

第１図、第２図、第３図、第４図、第５図及び第６図は
それぞれ本発明の第１．第２．第３．第４、第５及び第
６の実施例の構成を示す回路図、第７図は従来技術の構
成を示す回路図である。 ６・・・・・・ロジック回路、７・・・・・・バッファ
回路、８・・・・・サイリスタ、９，２２・・・・・・
ダイオード、１０゜１１．１８．１９・・・・・・ＮＰ
Ｎトランジスタ、１３・・・・・容量性負荷、１６，１
７．２０・・・・・・スイッチング素子、２１・・・・
・・ＰＮＰ　トランジスタ、７１〜第 図 第２図 占−２ 第５図 第３図 第４図 第７図

Claims (1)

1. 【特許請求の範囲】 １、負荷に電流を供給するソース側スイッチと、負荷か
   ら電流を引き抜くシンク側スイッチとを備えた駆動回路
   において、ソース側スイッチのオン駆動を前記シンク側
   スイッチにより行うことを特徴とする駆動回路。 ２、前記ソース側スイッチは、サイリスタであることを
   特徴とする特許請求の範囲第１項記載の駆動回路。 ３、前記ソース側スイッチは、トランジスタであること
   を特徴とする特許請求の範囲第１項記載の駆動回路。 ４、前記シンク側スイッチは、トランジスタであること
   を特徴とする特許請求の範囲第１項、第２項または第３
   項記載の駆動回路。 ５、前記シンク側スイッチは、電流切換手段を備えて構
   成されることを特徴とする特許請求の範囲第１項ないし
   第４項のうち１項記載の駆動回路。 ６、前記電流切換手段は、シンク側スイッチと直列接続
   された抵抗に並列に接続したスイッチング素子であるこ
   とを特徴とする特許請求の範囲第５項記載の駆動回路。 ７、前記スイッチング素子は、ＭＯＳトランジスタであ
   ることを特徴とする特許請求の範囲第６項記載の駆動回
   路。 ８、前記シンク側スイッチは、個別に電流供給手段を有
   するダーリントン接続されたトランジスタであることを
   特徴とする特許請求の範囲第１項、第２項または第３項
   記載の駆動回路。 ９、前記シンク側スイッチは、抵抗を接続した第１のエ
   ミッタとスイッチング素子を接続した第２のエミッタと
   を有するトランジスタであることを特徴とする特許請求
   の範囲第１項、第２項または第３項記載の駆動回路。 １０、前記スイッチング素子は、ＭＯＳトランジスタで
   あることを特徴とする特許請求の範囲第９項記載の駆動
   回路。 １１、前記シンク側スイッチは、ＭＯＳトランジスタに
   より駆動されることを特徴とする特許請求の範囲第１項
   ないし１０項のうち１項記載の駆動回路。 １２、負荷に電流を供給するソース側スイッチと、負荷
   から電流を引き抜くシンク側スイッチとを備えた駆動回
   路において、前記ソース側スイッチの第１の主端子と第
   １の電源端子との間にスイッチング素子を接続し、前記
   ソース側スイッチを構成するスイッチング素子の第１の
   ゲート端子と第２の電源端子との間に前記シンク側スイ
   ッチを接続し、前記ソース側スイッチの第２の主端子を
   出力端子に接続したことを特徴とする駆動回路。 １３、前記ソース側スイッチを構成するスイッチング素
   子は、第２の主端子にアノードを、第２のゲート端子に
   カソードを接続したダイオードを設けたサイリスタであ
   ることを特徴とする特許請求の範囲第１２項記載の駆動
   回路。 １４、前記ソース側スイッチを構成するスイッチング素
   子は、その第１の主端子にカソードを、第１のゲート端
   子にアノードを接続した第１のダイオードと、その第２
   の主端子にアノードを、第２のゲート端子にカソードを
   接続した第２のダイオードとを設けたサイリスタである
   ことを特徴とする特許請求の範囲第１２項記載の騒動回
   路。 １５、負荷に電流を供給するソース側スイッチと、負荷
   から電流を引き抜くシンク側スイッチとを備えた駆動回
   路において、負荷放電々流を前記ソース側スイッチを介
   して流すことを特徴とする駆動回路。 １６、互いに交差して配列された走査側電極及びデータ
   側電極と、前記両電極間に設けられたＥＬ層とから成る
   薄膜ＥＬ表示装置において、前記走査側電極の駆動用と
   して、前記特許請求の範囲第１項ないし第１５項のうち
   １項記載の駆動回路を用いることを特徴とする薄膜ＥＬ
   表示装置。 １７、互いに交差して配列された走査側電極及びデータ
   側電極と、前記両電極間に設けられたＥＬ層とから成る
   薄膜ＥＬ表示装置において、前記データ側電極の駆動用
   として、前記特許請求の範囲第１項ないし第１５項のう
   ち１項記載の駆動回路を用いることを特徴とする薄膜Ｅ
   Ｌ表示装置。