JPH0267738A - Ｃｃｄ遅延線 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビデオ信号処理用のＣＣＤ遅延線に関する。

〔従来の技術〕

固体撮像装置で検出した映像信号から各種色信号や輝度
信号等を形成するために電荷転送デバイスより成るＣＣ
Ｄ遅延線が使用されている。

このような処理を行うために、水平同期信号及び垂直同
期信号を映像信号に重畳して成るテレビジョン信号をＣ
ＣＤ遅延線に伝播させ、例えば１水平期間分の遅延を行
わせる等の処理をする。

ここで、テレビジョン信号を歪ませること無く遅延する
ためには、ＣＣＤ遅延線のバイアス電位を最適に維持す
る必要があり、ＣＣＤ遅延線の入力段にオート・バイア
ス回路を設けている。

第１１図はオート・バイアス回路を備えたＣＣＤ遅延線
の従来例を示し、特開昭６３−８８８６４号等に示され
ている。

まず構成を説明すると、１は埋込ＣＣＤ　（ＢＣＣＤ）
から成るＣＣＤ遅延線の本体部分であり、入力ゲート信
号ＩＧ、、　Ｉ６２及び転送りロック信号φ２．φ１等
によって信号電荷の伝播を行う。２は入力クランプ回路
であり、容量素子３を介して入力されたビデオ信号Ｓ、
内に含まれる同期信号によりバイアスレベルをクランプ
してＣＣＤ本体部分１へ供給する。４は第１のレジスタ
、５は第２のレジスタであり、両者共に同数の転送エレ
メントを有し同一の構造から成るＢＣＣＤで形成されて
いる。但し、第１のレジスタの入力接点は入力クランプ
回路２中の差動増幅器２ａの非反転入力接点及び後述の
ローパス・フィルタに接続し、第２のレジスタ５の入力
接点には所定電圧の定電圧源６が接続している。７．８
は増幅器、９．１０は容量素子であり、第１のレジスタ
４の出力接点が増幅器７と容量素子９より成るサンプル
・ホールド回路に接続し、増幅器７の出力が比較器１１
の反転入力接点に接続している。一方、第２のレジスタ
５の出力接点が増幅器８と容量素子１０より成るサンプ
ル・ホールド回路に接続し、増幅器８の出力が比較器１
１の非反転入力接点に接続している。

比較器１１の出力は抵抗１２及び容量素子１３から成る
ローパス・フィルタを介して第１のレジスタ４の入力接
点及び差動増幅器２ａの非反転入力と接続している。尚
、クランプ回路２の差動増幅器２ａの反転入力接点と出
力接点との間にクランプ・ダイオード２ｂが接続すると
共に、該反転入力接点は容量素子３の出力側接点に接続
している。

次に作動を説明すると、第１のレジスタ４及び第２のレ
ジスタ５の電荷転送動作によって夫々から出力する信号
をサンプル・ホールド回路７，９゜８．１０によって検
出し、夫々ホールドされた信号のレベル差を比較器１１
によって検出し、発生したレベル差に応じて差動増幅器
２ａの非反転入力接点の印加電位を制御することにより
、第２のレジスタにより決定されるバイアス電荷量を第
１のレジスタに注入することで、ビデオ信号Ｓｖに含ま
れる同期信号によってクランプされるバイアスレベルを
決定し、第１のレジスタ４の最大取扱電荷量に対する第
２のレジスタ５の最大取扱電荷量を常時一定の比率とす
るようにビデオ信号Ｓ、を最適なバイアス・レベルにク
ランプしてＣＣＤ遅延線本体１へ入力する。

〔発明が解決しようとする課題〕

しかしながら、従来のＣＣＤ遅延線のオート・バイアス
回路にあっては、第２のレジスタ５の入力部におけるシ
ンクチップ・バイアス点には一定電圧の電圧源６が印加
されるが、このように一定電圧が印加されても製造プロ
セスのバラツキや温度の変化等に起因して入力される電
荷量が変動するため、第２のレジスタ５のバイアス電荷
量に対する第１のレジスタ４のバイアス電荷量の比率が
変化してしまい、その結果、クランプ・レベルが変動し
て最適なバイアスが得られない問題を招来する。

〔課題を解決するための手段〕

本発明はこのような従来の課題に鑑みて成されたもので
あり、製造プロセスにあけるバラツキや温度変化の影響
を受けること無く精度の良いバイアス制御を行うオート
・バイアス回路を備えたＣＣＤ遅延線を提供することを
目的とする。

この目的を達成するために本発明は、第２のレジスタの
入力部のシンクチップ・バイアス点に電圧の異なる２種
類の定電圧を印加し、該シンクチツブ・バイアス点と第
２のレジスタの転送路との間に形成された２個の制御ゲ
ート電極の切換え動作によって、表面に形成されるポテ
ンシャル・レベルの差によって蓄積される信号電荷を転
送信号とするように構成する。

〔作用〕

このような構成を備える本発明にあっては、参照側の第
２レジスタにおいて転送する信号電荷は内部のポテンシ
ャル・レベルの差によってのみ発生するので、製造プロ
セスのバラツキや周囲温度の変化があっても影響されず
常時一定となり、その結果、基準側の第２レジスタの最
大取扱電荷量に対する第２レジスタの最大取扱電荷量の
比率を常時一定にして精度の良いバイアス制御を行うこ
とができる。

〔実施例〕

以下本発明の一実施例を図面と共に説明する。

第１図は実施例構成図であり、第１１図と同−又は相当
する部分を同一符号で示している。まず第１１図との構
成の相違点を説明すると、第１図において、第１レジス
タ１４及び第２レジスタ１５は共に、ＣＣＤ遅延線本体
１を形成するＢＣＣＤと同一構造でしかも共に等しい段
数（２〜３段）の転送エレメントを有し、基準側の第１
レジスタ１４の入力接点（シンクチップ・バイアス点）
が差動増幅器２ａの非反転入力接点及びローパス・フィ
ルタ１２゜１３に接続し、出力接点が増幅器７に接続し
ている。

一方、参照側の第２レジスタ１５の入力接点は２か所の
シンクチップ・バイアス点を有し、夫々のシンクチップ
・バイアス点には電圧の異なる定電圧源１６．１７が接
続され、出力接点は増幅器８に接続している。

更に構造を詳細に説明すると、第２図において、第１レ
ジスタ１４は長手方向に１８６〜２５．のゲート電極を
配置し、夫々のゲート電極に所定の制御信号ＩＧ、、　
ｕ；、φ２ＡＩ　Ｇｌｌ　Ｇ２１φｌＡ＋　　φ２Ｂ、
　［ｌＧが印加される。更に断面構造示す第３図のよう
に、シンクチップ・バイアス点となるＮ゛形不純物層２
６＆、ゲート電極１８．と１９．の間にＮ＋形不純物層
２７ａ１ゲート電極２１．と２２．の間にＮ＋形不純物
層２８．及び、終端部にフローティング・デイフュージ
ョン２９．が形成され、Ｎ“形不純物層２７．と２８、
の間にはＮ−形不純物層が形成されることで埋込ＣＣＤ
が形成され、ゲート電極２２．からフローティング・デ
イフュージョン２９．までの領域に表面ＣＣＤが形成さ
れている。そして、所定レベル及び所定周期の制御信号
ＩＧ、、　ｌＧ２．φ２Ａ、　ＧＩｎ　Ｇ２１φ＋Ａ＋
　　φ２Ｂ、　ＯＧに同期してＮ゛形不純物層２６．か
らフローティング・デイフュージョン２９．まで信号電
荷を転送する。

次に第２レジスタ１５は第１レジスタ１４の入力段を除
き同一の構造を有し、夫々のゲート電極１９゜〜２５ｂ
がゲート電極１９．〜２５．に対応し、Ｎ゛形不純物層
２７．〜２９．がＮ“形不純物層２７□〜２９４に対応
している。そして制御信号信号ＩＧ２．φ２ＡｒＧｌ＋
Ｇ２＋φｌＡ＋　　φ２Ｂ、　ＯＧは共通に印加される
ようになっている。

更に、第２レジスタ１５の入力段の構造を第５図に基づ
いて説明するに、第２レジスタ１４のゲート電極１８６
に相当するゲート電極は第１ゲート電掻３０と第２ゲー
ト電極３１に分割されており、２か所のシンクチップ・
バイアス点となるＮ＋形不純物層３２．３３とＮ゛形不
純物層２７．との間のオン・オフ制御を制御信号Ｇ、と
ＩＧ＋　によって行うように構成されている。そして、
第１のシンク・チップ点となるＮ゛形不純物層３２には
定電圧源１６（実施例では５ボルト）が接続され、第２
のシンク・チップ点となるＮ゛形不純物層３３には定電
圧源１７（実施例では３ボルト）が接続される。

再び第２図に戻って説明するに、第１図の増幅器７はフ
ローティング・デイフュージョンン２９６をリセット信
号Ｒ３Ｔに同期して電圧ＶＣＣに等しい電位にリセット
するｎチャンネル間Ｏ３ＦＥＴより成るリセット・トラ
ンジスタＱ１．と、ソース・フォロワ形増幅回路を構成
するｎチャンネル間Ｏ３ＦＥＴより成るトランジスタＱ
２ａｔＱ３ｍを備え、更に、トランジスタＱ２．．Ｑ、
ａの共通ノードに接続するアナログ・スイッチング・ト
ランジスタＱ４ａを介して容量素子９が接続している。

一方、増幅器８も増幅器７と同一の回路構成を有し、夫
々のトランジスタＱ　＋ｂ、　　Ｑ２＋１１　　Ｑ３１
１゜Ｑ４ｂが上記のトランジスタＱ　Ｉａ　ｇ　　Ｑ　
２　ａ　Ｉ　　Ｑ　３　ａ　ＩＱ４６に対応しいる。

第１図の比較器１１はＰチャンネルＭＯ３ＦＥＴより成
るトランジスタＱ５．　Ｑ［ｌ、　Ｇ７及びＮチャンネ
ルＭＯ３ＦＥＴより成るトランジスタＱ。

〜Ｑ、１から構成され、トランジスタＱａ　、Ｑｓが差
動対、トランジスタＱｓ、Ｑｓがその能動負荷、トラン
ジスタＱ、ｏ、　　Ｑ、、が定電圧バイアスＶ、によっ
て設定される定電流源、トランジスタＱ７がソース・フ
ォロワ形の出力段となっている。そして、反転入力接点
となるトランジスタＱ８のゲート接点に容量素子９の出
力側接点が接続し、非反転入力接点となるトランジスタ
Ｑ、のゲート接点に容量素子１０の出力側接点が接続し
、トランジスタＱ、、Ｑ、、の共通ノードにローパス・
フィルタを構成する抵抗１２と容量素子１３が接続して
いる。

次に、第１図のクランプ回路２は、第２図において、Ｐ
チャンネルＭＯ３ＦＥＴより成るトランジスタＱ、２．
Ｑ、３．Ｑ、４及びＮチャンネルＭＯ３ＦＥＴより成る
トランジスタＱ、５．Ｑ、６．Ｑ、、。

Ｑ１０によって構成される差動増幅器２ａと、Ｎチャン
ネルＭＯ３ＦＥＴより成るトランジスタＱＩ９のゲート
・ノード間を共通接続してなるダイオード２ｂを備え、
トランジスタＱ、、、Ｑ、６が差動対、トランジスタＱ
、□、Ｑ１．がその能動負荷、トランジスタＱＢ、　　
Ｑ、、が定電圧バイアスＶｋによって設定される定電流
源、トランジスタＱ１．がソース・フォロワ形の出力段
となっている。そして、反転入力接点となるトランジス
タＱ　Ｉ６のゲート接点と、トランジスタＱ、、、Ｑ、
８の共通ノードがトランジスタＱ１９を介してＣＣＤ遅
延線本体１の入力ノード３４に接続し、非反転入力接点
となるトランジスタＱ１５のゲート接点が第１レジスタ
の入力接点２６．に接続し、更に、遅延されるべき入力
ビデオ信号Ｓｖが容量素子３を介してＣＣＤ遅延線本体
１の入力ノード３４に供給されるように配線されている
。

次にかかる構造のＣＣＤ遅延線の作動を第６図のタイミ
ング・チャート及び、該タイミング・チャートの適宜の
時点でのポテンシャ・プロフィールを示す第７図〜第１
０図に基づいて説明する。

第６図に示す制御信号ＩＧ２とφ２Ａは信号電荷を転送
するためのクロック周期に同期して互いに逆相関係で反
転する。基準側の第２レジスタ１５はこの周期に同期し
て周知の電荷転送動作を行い、方、参照側の第２レジス
タ１５も同一周期で転送動作するものの次に説明するシ
ンク・チップ時のバイアス点を設定するための動作が該
周期内で繰り返される。

即ち、第２レジスタ１５において、ある時点１゜で夫々
の制御信号ＩＧ、、Ｇ３．　ＩＧ、、φ２Ａが“Ｈ”“
Ｌ”、　“Ｌ″、　“Ｈ″の論理値レベルになると、第
７図に示すように、３ボルトに設定されている不純物層
３２のポテンシャル・レベルよリケード電極３０下のポ
テンシャル・レベルが下がり、不純物層３２から不純物
層２７．下の深いポテンシャル井戸へ電荷が流入する。

又、制御信号ＩＧ、は“Ｌ”レベルであるため、ゲート
電極１９．はポテンシャル障壁となり該信号電荷の流出
が遮られる。この時、制御信号Ｇ、は“Ｌ”レベルであ
るから、ゲート電極３１（第５図参照）下はオフとなり
、不純物層３３と不純物層２７．の間は遮断される。

次に、時点ｔ、において、夫々の制御信号ＩＧ、。

Ｇ、、　ＩＧ２．φ２Ａが“Ｌ　′１　、”Ｈ”、　　
ｍＬＩＩ、“Ｈ”の論理レベルとなると、第８図に示す
ように、ゲート電極３１下のポテンシャル・レベルが下
がり、第７図において３ボルトのレベルに設定されてい
た信号電荷の一部が不純物層３３へ流出する。この時、
制御信号ＩＧ、は“Ｌ”レベルであるから、ゲート電極
３０下はオフとなり、不純物層３１と不純物層２７．の
間は遮断される。この結果、ゲート電極Ｇ３下のポテン
シャル・レベルと不純物層２７．のポテンシャル・レベ
ルの差に相当する信号電荷ｑが不純物層２７．下に蓄積
される。

次に、時点ｔ３において、夫々の制御信号ＩＧ、。

Ｇ３．　ＩＧ２．φ２Ａが１１　Ｌ　ＩＩ、“Ｌ”、　
　”Ｈ”、”Ｌ”の論理レベルとなると、第９図に示す
ように、ゲート電極３０．３１下のポテンシャル・レベ
ルが上がって不純物層３２．３３と不純物層２７．との
間が遮断状態となり、ゲート電極１９ｂ下のポテンシャ
ル・レベルが下がるので信号電荷ｑが該ゲート電極１９
．下へ移動する。

次に、時点ｔ４において、夫々の制御信号ＩＧ、。

Ｇ、、　ＩＧ２．φ２Ａが“Ｈ”　　”Ｌ’″　　“Ｌ
”　　”Ｈ”の論理レベルとなると、第１０図に示すよ
うに、ゲート電極１９．下のポテンシャル・レベルが上
がり、ゲート電極２０．下のポテンシャル・レベルが下
がるので、信号電荷ｑは更にゲート電極２０．下へ転送
される。更に、時点１．のときに説明したように、３ボ
ルトに設定されている不純物層３２のポテンシャル・レ
ベルよりゲート電極３０下のポテンシャル・レベルが下
がり、不純物層３２から不純物層２７、下の深いポテン
シャル井戸へ電荷が流入し、次の信号電荷ｑ′の設定が
開始される。

そして、上記時点ｔ１〜ｔ４の動作を繰り返すことで、
所定の信号電荷ｑが順次に設定されて転送される。

このように、ゲート電極３１のポテンシャル・レベルト
不純物Ｎ２７．のポテンシャル・レベルのレベル差に相
当する信号電荷ｑは、製造プロセスのバラツキや温度変
動等があっても相対的なポテンシャル・レベルの変化に
よって常時一定となるので、基準側の第２レジスタ１４
の最大取扱電荷量に対する第２レジスタ１５の最大取扱
電荷量の比率を常時一定にして精度の良いバイアス制御
を行うことができる。

〔発明の効果〕

以上説明したように本発明によれば、第２レジスタの入
力部のシンクチップ・バイアス点に電圧の異なる２種類
の定電圧を印加し、該シンクチップ・バイアス点と第２
レジスタの転送路との間に形成された２個の制御ゲート
電極の切換え動作によって、内部に形成されるポテンシ
ャル・レベルの差によって蓄積される信号電荷を転送信
号とするようにしたので、参照側の第２レジスタにおい
て転送する信号電荷は内部のポテンシャル・レベルの差
によってのみ決定され、製造プロセスのバラツキや周囲
温度の変化があっても影響されず常時一定となり、その
結果、基準側の第１レジスタの最大取扱電荷量に対する
第２レジスタの最大取扱電荷量の比率を常時一定にして
精度の良いバイアス制御を行うことができる。

【図面の簡単な説明】

第１図は本発朋の実施例構成図； 第２図は実施例の詳細説明図： 第３図は実施例の第１レジスタの構成図；第４図は実施
例の第２レジスタの構成図：第５図は第２レジスタの詳
細説明図； 第６図は実施例の作動タイミング図； 第７図ないし第１０図はポテンシャル・プロフィール第
１１図は従来例の構成図である。 １５ｚ第２レジスタ １６．１７　　：定電圧源 ３０：第１のゲート電極 ３１：第２のゲート電極 ３２二第１の不純物拡散層 ３３：第２の不純物拡散層 ２７ａ：第２の不純物拡散層 図中； １：ＣＣＤ遅延線本体 ２：クランプ回路 ３、　９．１０．１３＋容量素子 ７．８：増幅器 １１：比較器 １４：第１レジスタ 第 第 図 弔 図 第 図 図 ｒＡ÷ 珊 粥 図

Claims (1)

1. 【特許請求の範囲】 　埋込ＣＣＤを遅延線本体とし、 被遅延信号をクランプして該遅延線本体に供給する入力
   バイアス調整手段と、 該遅延線本体と同一構造の埋込ＣＣＤの転送路を有する
   第１レジスタと、 該遅延線本体及び第１レジスタと同一構造の埋込ＣＣＤ
   の転送路を有する第２レジスタと、該第１レジスタより
   出力される電荷量を検出する第１の電荷量検出手段と、 該第２レジスタより出力される電荷量を検出する第２の
   電荷量検出手段と、 上記第１、第２の電荷量検出手段にて検出された電荷量
   の差に応じて上記入力バイアス調整手段のバイアス調整
   量を制御すると共に、該差に相当する電圧を上記第１レ
   ジスタの入力接点に印加する制御手段とを備えたＣＣＤ
   遅延線において、前記第２レジスタの入力部は、 所定の第１の電位に設定された第１の拡散層と、該第１
   の電位より高い第２の電位に設定された第２の拡散層と
   、 該第１、第２の電位の中間電位に設定され且つ電荷転送
   路に接続する第３の拡散層と、 該第１の拡散層と第３の拡散層との間を非導通又は導通
   にする第１のゲート電極と、 該第２の拡散層と第３の拡散層との間を非導通又は導通
   にする第２のゲート電極とを具備し、前記第１のゲート
   電極と第２のゲート電極に交互に所定電圧の制御信号を
   印加することにより前記第３の拡散層に蓄積する該第２
   のゲート電極下のポテンシャルと第３の拡散層のポテン
   シャルとの差に相当する信号電荷を転送信号とすること
   を特徴とするＣＣＤ遅延線。