JPH02220451A - Ｃｃｄ遅延線 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電荷結合型デバイス（ＣＣＤ）を遅延線に適
用したＣＣＤ遅延線に関し、特に、該ＣＣＤ遅延線本体
と他の電子回路とを併せて同一半導体チップに一体成形
したＣＣＤ遅延線に関する。

〔従来の技術〕

従来のＣＣＤ遅延線の構造を第６図に基づいて説明する
と、第６図において、Ｐ形半導体基板１の上側部にＮ−
形不純物層２を形成し、更にその上部に積層されたゲー
ト酸化膜層３を介して複数のゲート電極を信号電荷転送
方向（図中の矢印Ｘの方向）に沿って形成し、これらの
ゲート電極に、第６図（ｂ）に示すような所定タイミン
グの駆動信号φ１及びφ２を印加することによって埋込
形ＣＣＤを形成する。そして、この埋込形ＣＣＤの先端
部に信号人力部（図示せず）を設けると共に、他方の終
端分に信号出力部（図示せず）を設け、電圧又は電流の
形態の被遅延信号を該信号人力部に印加して信号電荷に
変換し、その信号電荷を駆動信号φ１及びφ２によって
該出力部まで転送し、そして再び電圧又は電流の形態の
元の信号に変換することによって、信号の遅延を実現し
ている。

このようなＣＣＤ遅延線は、例えば、映像信号処理にお
いて色差信号や輝度信号等を形成するためのカラー・コ
ーグや、横形フィルタや、垂直輪郭啼正回路等における
信号遅延手段として利用されている。

ここで、第６図にふけるＰ形半導体基板１を負電位（例
えば−５ボルト）にバイアスし、駆動信号φ１及びφ２
に０ボルトと５ボルトの２値の矩形信号を適用し、更に
、上記信号出力部の最終段に当たるゲート電極（図示せ
ず）に印加する駆動信号は一５ボルトと５ボルトの２値
の矩形信号を適用する。

このように、Ｐ形半導体基板１を一５ボルトにバイアス
し且つ最終段のゲート電極を一５ボルトと５ボルトの２
値の駆動信号とすると、第７図の実線■と■に示すよう
に、最終段において基板中に発生されるチャンネル・ポ
テンシャルの変化範囲を大きく取ることができるので、
処理し得る信号電荷量を多くすることができると共に、
信号電荷の残留という不都合を無くす等の効果が得られ
る。

即ち、第７図において、横軸（Ｘ軸）が最終段のゲート
電極に印加される駆動信号の電圧ＶＧを示し、縦軸（Ｙ
軸）がチャンネル・ポテンシャルのポテンシャル・レベ
ルを示し、実線■と■はＰ形半導体基板１を一５ボルト
にした場合に、ゲート電極に印加される駆動信号の電圧
ＶＧが一５ボルトになってもチャンネル・ポテンシャル
のポテンシャル・レベルが線型に変化することを示す。

このように、Ｐ形半導体基板１を負電位（−５ボルト）
に設定すると、ゲート電極下のポテンシャル・レベルの
変化範囲を駆動信号の電圧に応じて大きくすることがで
き、上記のような優れた効果を得ることができる。

ところで、ＣＣＤ遅延線の周辺回路を、消費電力やノイ
ズ・マージンその他の優れた特性を有することに鑑みて
、ＣＭ　ＯＳプロセスにより形成することが好適であり
、ＣＣＤ遅延線とＣＭＯ５）ランジスタ等による回路を
同一の半導体チップ内に一体形成することが試みられて
いる。

第８図はＣＭＯ３回路の一例としてＣＭＯＳインバータ
の構造を示す。即ち、Ｐ形層板４の上側部にＮ形不純物
の、Ｎウェル層５を形成し、Ｎウェル層５の上部に一対
のＰ゛形不純物層６，６を形成し且つこれらの不純物層
６．６の間の領域の上部にゲート酸化膜層７を介してゲ
ート電極８を設けることによりＰチャンネル形ＣＭＯ３
）ランジスタＱ１を形成し、一方、Ｐ形層板４の上側部
に一対のＮ゛形不純物層９．９を形成し且つこれらの不
純物層９．９の間の領域の上部にゲート酸化膜層７を介
してゲート電極１０を設けることによりＮチャンネル形
ＣＭＯ３）ランジスタＱ２を形成する。そして、これら
のトランジスタＱ、とＱ２のゲート電極を共通接続して
これを入力端子Ｉｎとし、トランジスタＱ１　とＱ２の
夫々の一方の不純物層６と９を共通に接続してこれを出
力端子Ｏｕｔとし、トランジスタＱ、の他方の不純物層
６及びＮウェル層５に最大電源電圧Ｖｏｏ　（例えば５
ボルト）を印加し、トランジスタＱ２の他方の不純物層
９及び基板４にアース電圧Ｖｓｓ（０ボルト）を印加す
ることにより、第８図（ｂ）に示すようなインバータ回
路が形成される。

そして、第６図に示すようなＣＣＤ遅延線本体と第８図
に示すようなＣＭＯ３回路を、Ｐ形基板１．４を同一と
して形成することによって、同一の半導体チップに一体
成形する。

〔発明が解決しようとする課題〕

しかしながらこのように、ＣＭＯ３回路を一体形成した
従来のＣＣ−Ｄ遅延線にあっては、ＣＣＤ遅延線本体即
ち、信号電荷を転送する転送路の部分とＣＭＯ３回路を
作動させるために半導体基板のバイアス電位を共通にす
る必要があることから、この半導体基板の電圧をＣＭＯ
３回路に合わせた電圧Ｖｓｓ（例えば０ボルト）に設定
する。

ところが、半導体基板の電圧を例えば０ボルトに設定す
ると、第７図中の点線■と■に示すように、信号出力部
の最終ゲート電極に印加する駆動信号の電圧ＶＧが負電
圧になるとポテンシャル・レベルは飽和してしまい、実
線■と■に示した場合（基板電圧を一５ボルトに設定し
た場合）に較べてポテンシャル・レベルの変化範囲が減
少する。

点線■と■に示すように早く飽和する現象をピニング現
象と呼び、ＣＣＤ遅延線本体のダイナミック・レンジが
狭くなったり、リニアリティが悪くなったりする原因と
なり、十分な信号電荷転送効率が得られない問題を招来
する。

本発明はこのような課題に鑑みて成されたものであり、
ＣＣＤ遅延線本体とＣＭつＳ回路を夫々別個の動作電源
範囲で作動させることにより、ダイナミック・レンジ及
びリニアリティを向上することができるＣＣＤ遅延線を
提供することを目的とする。

〔課題を解決するための手段〕

このような課題を解決するために本発明は、ＣＭＯＳプ
ロセスによるＣＣＤ遅延線本体を形成した半導体基板に
、ＣＭ　ＯＳ回路を一体に形成して成るＣＣＤ遅延線に
おいて、上記同一の半導体基板中にＣＣＤ遅延線本体を
形成するためのウェル層と上記ＣＭＯ３回路を形成する
ためのウェル層を夫々別個に設け、夫々のウェル層を別
個の最適電位に設定することを可能とすることによって
、ＣＣＤ遅延線とＣＭＯ３回路を最適動作電圧で作動さ
せる構造とした。

〔作用〕

このような構造を有する本発明にあっては、ＣＣＤ遅延
線本体を形成するウェル層と、ＣＭ　ＯＳ回路を形成す
るためのウェル層を別個に形成したので、夫々のデバイ
スを最適の動作電圧範囲で作動させることが可能となる
。

〔実施例〕

以下、本発明の一実施例を図面と共に説明する。

第１図はＣＣＤ遅延線本体とその終端部に接続するＣＭ
Ｏ３回路から成る信号出力回路の構成を示す。同図にお
いて、１１は埋込チャンネル型ＣＣＤ　（ＢＣＣＤ）か
ら成るＣＣＤ遅延線本体であり、電圧又は電流の形態の
人力信号ＳＩを信号電荷に変換し、所謂駆動信号；こ同
期してこの信号電荷を出力側へ転送し、そして次の信号
出力回路を介して再び電圧又は電流の信号に変換し、こ
の信号電荷の転送時間分の遅延を実現することができる
。

次に信号出力回路の構成を示すと、１２．１３は差動増
幅器である。差動増幅器１２は、反転入力接点にＣＣＤ
遅延線本体１１のポテンシャル信号Ｓｏが印加され、非
反転入力接点に３ボルトのバイアス電圧Ｖ１１が印加さ
れ、反転入力接点と出力接点の間に互いに並列な容量素
子１４及びアナログスイッチ１５が接続することによっ
てスイッチト・キャパシタ積分器を構成している。尚、
ポテンシャル信号Ｓｏの発生原理については後述する。

差動増幅器１３は非反転入力接点と出力接点が接続し且
つ出力接点が出力端子１６に接続することでバッファ・
アンプを構成している。

差動増幅器１２の出力接点と差動増幅器１３の非反転入
力接点がアナログスイッチ１７を介して接続すると共に
、差動増幅器１３の非反転入力接点とアース接点間に容
量素子１８が接続され、アナログスイッチ１７と容量素
子１８によってサンプル・ホールド回路を構成している
。

次に、上記信号出力回路の詳細を第２図に基づいて説明
する。尚、同図において第１図と同一部分は同一符号で
示す。この回路はＣＭＯ３構造を有している。

第１図の差動増幅器１２は第２図中の点線内に示す回路
に相当する。即ち、Ｐチャンネル形のＭ　ＯＳ　）ラン
ジスタＱ、、、Ｑ、２．Ｑ、３．Ｑ、、及びＮチャンネ
ル形のＭＯＳ）ランジスタＱｎＩ、Ｑ、、□。

Ｑ、、、　Ｑイ、で構成され、トランジスタＱ。Ｉｓ　
　ＧＩＲ２が差動対、トランジスｙ　Ｑｎ３が定電流源
、ＭＯＳトランジスタＱ□、　　Ｑ、２．　　Ｑ、、が
差動対の能動負荷となっており、入力側トランジスタＱ
１のゲート接点にＣＣＤ遅延線本体１１よりのポテンシ
ャル信号Ｓｏが印加され、一方のトランジスタＱ、、ｌ
のゲート接点にバイアス電圧Ｖｍが印加され、トランジ
スタＱ。２のソース接点に現れる信号をトランジスタＱ
、、、　　Ｑ、、より成る出力段で増幅する構成となっ
ている。尚、トランジスタＱ、４°とアース接点間に接
続する容量素子Ｃ０は該出力段の位相特性を改善するた
めに設けられている。

第１図中のアナログ・スイッチ１５は互いに並列接続す
るＰチャンネル形のＭＯＳ）ランジスタＱ７．及びＮチ
ャンネル形のＭＯＳ）ランジスタＱ２．で構成され、リ
セット信号Ｒ３Ｔ及びＲ３ＴＢによってオン・オフ制御
され、リセット信号Ｒ３ＴＢはすセット信号Ｒ３Ｔを反
転した信号である。

アナログ・スイッチ１７は互いに並列接続するＰチャン
ネル形のＭｏ３）ランジスタＱ□及びＮチャンネル形の
Ｍｏ３）ランジスタＱｐ６で構成され、サンプル・ホー
ルド信号ＳＨ及び５）１Ｂによってオン・オフ制御され
、サンプル・ホールド信号５）ＩＢはサンプル・ホール
ド信号ＳＨの反転信号である。

差動増幅器１３は第２図中の点線内に示す回路に相当し
、Ｐチャンネル形のＭｏ３）ランジスタＱｐｙ、　　Ｑ
ｐｓ＋　　Ｑ、９．及びＮチャンネル形のＭｏ３）ラン
ジスタＱｎ　Ｔ　＋　　Ｑ　ｎ　ＩＩ　＋　　Ｑ　ｒｉ
　＊　ｅ　　Ｑ　ｈ　ｌ　Ｏから成り、トランジスタＱ
。ｆｆ＋　　Ｑｒ＋８が差動対、トランジスタＱｈ９が
定電流源、ＭｏＳトランジス９　Ｑｐ　ｆｆ、　　Ｑｐ
　＠が差動対の能動負荷となっており、入力側トランジ
スタＱ７７のゲート接点にアナログ・スイッチ１７を形
成するトランジスタＱ、、６及びＱ、６が接続し、トラ
ンジスタＱｈ？のソース接点に現れる信号をトランジス
タｑ、、、　　Ｑｌｏより成る出力段で増幅して出力端
子１６に出力する構成となっている。

尚、出力端子１６がトランジスタＱ、、８のゲート接点
に接続することで負帰還がかけられ、トランジスタにＬ
ＩＧとアース接点間に接続する容量素子ＣＲ２は該出力
段の位相特性を改善するために設けられている。

尚、トランジスタＱｈ３　＊　　Ｑ　、、９のゲート接
点への印加電圧Ｖ麗は外部から設定して夫々の差動増幅
器の増幅率を適宜に設定できる様に成っている。

次に、第１図及び第２図の回路の構造を第３図と共に説
明する。第３図はＣＣＤ本体１１の出力側部分と上記信
号出力回路等のＣＭｏ３）ランジスタ等を形成する部分
との要部構造を示す縦断面図である。

まずＣＣＤ本体１１の構造を説明すると、Ｎ形半導体基
板２０の上側部分にＰ形不純物から成るＰウニル層２１
が形成され、Ｐウニル層２１の表面部分にＮ−形不純物
から成るイオン注入層２２が形成され、更にゲート酸化
膜を介して電荷転送用のゲート電極２３〜３２等が積層
されることで同図中の領域Ａに埋込チャンネル型ＣＣＤ
　（ＢＣＣＤ）が形成されている。

イオン注入層２２の終端部分にはＮ′″形不純物層３３
（Ｎ“）が形成されている。又、Ｎ′″形不純物層３３
から成る距離だけ離れた位置に別個のＮ゛形不純物層（
フローティング・デイフコ−ジョン）３４が形成され、
これらのＮ′−形不純物層３３．３４の間には上面のゲ
ート酸化膜の層を介してゲート電極３５〜３８を設ける
ことによって図中のＢ領域に表面チャンネル型ＣＯＤ　
（ＳＣＣＤ）を構成している。そして、一方のＮ゛形不
純物層３４に発生するポテンシャル信号Ｓｏを第１図及
び第２図に示す信号出力回路に印加するように配線され
ている。

尚、Ｐウニル層２１の一端に埋設されたＮ゛形不純物層
３９は、最低電圧Ｖ□（−５ボルト）が印加されること
によってＰウニル層２１を基板２０に対して逆バイアス
に設定すると共に、ＢＣＣＤの負電圧側の動作電圧範囲
を約−５ボルトに設定している。

次に、信号電荷を遅延するＣＣＤ遅延線本体の周辺に形
成される信号出力回路等のＣＭ　ＯＳ構造の周辺回路の
構造を説明すると、基板２０の上側部分に、Ｎ形不純物
から成るＮウェル層４０とＰ形不純物から成るＰウェル
層４１が埋設され、このＰウェル層４１はＣＣ，Ｄ遅延
線本体のＰウニル層２１とは相互に分離・独立して形成
されている。

そして、Ｎウェル層４０の一端に埋設されたＮ′″形不
純物層４２に最大電源電圧ＶＤＤ（５ボルト）を印加し
、更に適宜の部分にＰチャンネルＭＯ３型トランジスタ
等を構成するためのＰ゛形不純物層４３．４４等が埋設
されている。一方、Ｐウェル層４１の一端に埋設された
Ｐ゛形不純物層４５にアース電圧Ｖｓｓ’（Ｏボルト）
を印加し、更に適宜の部分にＮチャンネルＭｏ３型トラ
ンジスタ等を構成するためのＮ°形不純物層４６．４７
等が埋設されている。そして、これらのウェル層４０゜
４１内に形成されているトランジスタ等を適宜に配線し
て第２図に示す信号出力回路等を構成する。

ＣＣＤ遅延線本体を形成するウェル２１とＣＭＯ８回路
を形成するウェル４１の間には、Ｎ形不鈍物から成るア
イソレーション層４８が埋設され、アイソレーション層
４８は一端に埋設されたＮ゛形不純物層４９を介して最
大電源電圧ＶＤＤが印加されることによって基板２０を
同電圧ＶＤＩ）にバイアスしている。尚、このようにウ
ェル２１と４１の間において電圧Ｖ　Ｄ　Ｄを印加する
のは、夫々のウェルを最も効果的に電気的な分離を行う
ことができるからである。

次にかかる構成の実施例の作動を第４図のタイミング・
チャート及び第５図のポテンシャル・プロフィールに基
づいて説明する。尚、第５図は第３図の構造説明図に対
応し且つ第４図の適宜の時点におけるポテンシャル・プ
ロフィールを示す。

まず、転送りロック信号φ１．φ２に同期して所定周期
で転送されてくる各信号電荷を読取るために各周期の最
初に差動増幅器１２に接続された容量素子１４の不要電
荷を廃棄すると共に、不純物層（７０−ティング・デイ
フュージョン）３４の電位を初期化する。例えば、成る
周期における時点ｔ１　において、リセット信号Ｒ３Ｔ
を“Ｈ″レベル尚、信号Ｒ３ＴＢは信号Ｒ３Ｔの反転信
号・である）にしてアナログ・スイッチ１５を導通させ
ることにより、差動増幅器１２の非反転入力接点と反転
入力接点を共に電圧Ｖ、（３ボルト）に設定する。

これにより、フローティング・デイフュージョン３４に
も３ボルトが印加され、次にリセット信号Ｒ３Ｔを“Ｌ
”レベルに戻してアナログ・スイッチ１７を遮断させる
ことにより、フローティング・デイフュージョン３４下
のポテシャル・レベルを３ボルトに対応したレベルに初
期化することができる。尚、この初期化の時点ｔ１では
第５図（ａ）に示すように、最も出力側に位置する信号
電荷ｑｌがゲート電極３６．３７下に転送され、次の信
号電荷ｑ２がゲート電極３１下に転送され、次の信号電
荷ｑ３がゲート電極２７下に転送される関係になる。

次に、時点ｔ２において、クロック信号φ、及びφ２．
が“Ｌ”レベル、クロック信号φ２＾がマイナスの“Ｌ
”レベルとなることにより、ゲート電極３０．３１，３
６．３７下のポテンシャルが浅くなるので、信号電荷Ｑ
＋がフローティング・デイフュージョン３４へ転送され
、信号電荷ｑ２がゲート電極３２．３５及び不純物層３
３下に転送される。そして、信号電荷ｑ、が容量素子１
４に充電され、差動増幅器１２の出力信号Ｓ０１が第４
図に示すように変化する。

次に、時点ｔ３において、クロック信号φ１Ａが“Ｈ”
レベルとなることによりゲート電極３６下に信号電荷ｑ
２が転送され、更に時点ｔ４においてクロック信号φ２
．が“Ｈ”レベルとなることによりゲート電極３７下へ
も信号電荷ｑ２を転送すると同時に、クロック信号φ１
．φ２に同期してＢＣＣＤより転送されてくる次のｌビ
クセル分の信号電荷ｑ、をゲート電極３１．３２下へ転
送する。

更に時点ｔ３〜ｔ、の間でサンプル・ホールド信号ＳＨ
が“Ｈ”レベルとなることで該時点での差動増幅器１２
の出力信号Ｓ０１を容量素子１８に保持し、該保持信号
に比例する出力信号Ｓ０を差動増幅器１３を介して出力
端子１６に発生させる。

このようにゲート電極３６．３７下まで転送されている
信号電荷ｑ１の読出しは上記時点ｔ１〜ｔ、の処理で完
了する。

次に、時点ｔｓにおいて、リセット信号ＲＳＴを１Ｈ”
レベルにしてアナログ・スイッチ１５を導通にすること
より時点ｔ１と同様に容量素子１４の不要電荷を廃棄す
ると共に、フローティング・デイフコ−ジョン３４を所
定電位に設定して次の信号電荷ｑ２の読取り可能な状態
を設定する。更に時点ｔ、では信号φ、Ａを“Ｌ”レベ
ルにすることにより信号電荷ｑ２をゲート電極３６下へ
のみ移し、更に時点ｔ＠において信号φ２．を“Ｌ”レ
ベルとすることにより信号電荷ｑ２をフｂ−ティング・
デイフコ−ジョン３４下へ転送スる。

そして、時点ｔ６においてフローティング・デイフュー
ジョン３４べ転送された信号電荷ｑ２によるポテンシャ
ル信号Ｓｏが差動増幅器１２で検出され、該信号電荷ｑ
２に相当する電荷量が容量素子１４に所定の時定数でも
って充電され、充電が完了した時点ｔ７でサンプル・ホ
ールド信号ＳＨが“Ｈ”レベルとなることで容量素子１
８が電圧ＳＣ＋　に比例する電荷を保持し、差動増幅器
１３を介して出力端子１６に１ステ一ジ分の信号Ｓｏが
出方される。このようにして次の信号電荷ｑ２の読取り
処理が完了する。尚、時点ｔ１　においてゲート電極２
７下に在った信号電荷ｑ、は時点ｔ１〜ｔ６の期間中に
ゲート電極３１下まで転送され上記同様の読出し処理が
なされる。

このような作動はＢＣＣＤのクロック信号φ１゜φ２の
周期に同期して繰り返され、遅延した１ステージ毎の信
号を出力することができる。

以上説明したように、この実施例によれば、ＣＣＤ遅延
線本体を形成するＰウェル２１と、それに接続する信号
出力回路等を形成するＰウェル４１を別個に設けたので
、夫々のデバイスに最適な電源電圧で作動させることが
でき、且つ同一半導体チップに一体形成することができ
ることとなるので装置の小型化が可能となる。

又、第４図及び第５図において説明したが、遅延線本体
となるＢＣＣＤの出力部分の転送ゲート電極３０及び３
１に一５ボルトと＋５ボルトの振幅から成る駆動信号φ
２Ａを印加することによって、例えば第１のポリシリコ
ン層で形成されるゲート電極３１下のストレージ部と第
２のポリシリコン層で形成されるゲート電極３０下のバ
リヤ部との間のポテンシャル・レベル差（障壁差）を大
きくすることができるようにしたので、従来問題となっ
ていた所謂ピニング状態を排して信号電荷の転送効率を
向上させることができ、且つダイナミック・レンジを広
げることができる。特に、遅延線本体となるＢＣＣＤの
出力部と表面型ＣＣＤとの間での信号電荷の残留等の問
題を解決することができるので、信号電荷の転送効率及
び転送精度の向上を図ることができる。

更に該表面型ＣＣＤの終端部にフローティング・デイフ
ュージョンを設け、該フローティング・デイフュージョ
ンに発生する信号電荷による変化をスイッチト・キャパ
シタ積分器によって検出するようにしたので、第１に、
信号電荷を高電圧下で転送動作するＢＣＣＤから低電圧
で転送動作する表面型ＣＣＤへ次第に転送させて低電圧
電源下での信号検出を容易にし、第２に、スイッチト・
キャパシタ積分器によって検出することで低電圧下で極
めて線型性に優れ且つダイナミックレンジの広い信号出
力を可能にする。

更に、遅延線本体となるＢＣＣＤの終端と表面型ＣＣＤ
との接続をフローティング状態の不純物層３３を介して
接続したことで作動電圧の異なるＢＣＯＤと表面型ＣＣ
Ｄ間での信号電荷の転送をスムーズにし且つ該接続部分
の製造上の問題を解決する等の効果が得られる。

〔発明の効果〕

以上説明したように、本発明によれば、半導体基板中に
ＣＣＤ遅延線本体を形成するためのウェル層と上記ＣＭ
Ｏ３回路を形成するためのウェル層を夫々別個に設け、
夫々のウェル層を別個の最適電位に設定することを可能
とすることによってＣＣＤ遅延線とＣＭＯ３回路を最適
動作電圧で作動させる構造としたので、夫々のデバイス
を最適の動作電圧範囲で作動させることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の実施例構成図；第２図は第
１図中の信号出力回路の詳細回路図；第３図は第１図の
回路の要部断面構造図；第４図は実施例の作動タイミン
グ・チャート；第５図は実施例の作動を示すポテンシャ
ル・プロフィール； 第６図は従来のＣＣＤ遅延線の構造説明図：第７図は従
来のＣＣＤ遅延線の特性曲線図である。 第８図はＣＭＯ３回路の構造説明図； 図中の符号： １１；ＣＣＤ遅延線本体 ２０；Ｎ形半導体基板 ２１．４１；Ｐウェル ２２；Ｎ−型不純物層 ４０；Ｎウェル ３３、　３４．　３９．　４２゜ ４６．４７，４９；Ｎ”型不純物層 ４２、　４３．．４５　；ｐ”型不純物層２３〜３２．
３５〜３８；ゲート電極 １２．１３；差動増幅器 １４．１８；容量素子 １５．１７；アナログ・スイッチ 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 ＣＭＯＳプロセスによるＣＣＤ遅延線本体を形成した半
   導体基板に、ＣＭＯＳ回路を一体に形成して成るＣＣＤ
   遅延線おいて、 前記同一の半導体基板中に、前記ＣＣＤ遅延線本体を形
   成するためのウェル層と、前記ＣＭＯＳ回路を形成する
   ためのウェル層を夫々別個に設けたことを特徴とするＣ
   ＣＤ遅延線。