JPH0267879A

JPH0267879A - 映像信号処理回路

Info

Publication number: JPH0267879A
Application number: JP1178185A
Authority: JP
Inventors: Zon Cornelis C A M Van; コルネリス・コンラドウス・アドリアヌス・マリア・ファン・ゾーン
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1988-07-15
Filing date: 1989-07-12
Publication date: 1990-03-07
Also published as: NL8801802A; EP0353803A1; KR900002636A; FI893382A7; US4971448A; FI893382A0

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、フィールド、メモリ回路、第１および第２の
映像信号を、表示すべき画像の第１および第２の部分に
それぞれ対応する前記フィールドメモリ回路の第１区画
および第２区画にそれぞれ書込むための時間選択信号に
よって駆動する第１スイッチ素子および第２スイッチ素
子を備えて少なくとも前記第１および前記第２の映像信
号を処理する映像信号回路に関するものである。

（従来の技術）上述した種類の映像信号処理回路は、フィールドメモリ
回路を映像信号に対するフィールド周波数２逓倍回路と
して使用するようにした欧州特許明細書Ｅ　Ｐ　−Ｂ　
Ｏ，１１１，３７４号によって知られており、この従来
周知のこの種の映像信号処理回路においては、第１の映
像信号が正規のテレビジョン画像を得るために用いられ
、第２の映像信号は、そのテレビジョン画像における例
えば副題を得るのに用いられている。この場合には、時
間選択信号が副題の表示位置を決めており、第２スイッ
チ素子は、フィールドメモリ回路の出力側にあって、フ
ィールド周波数を２逓倍した上述の時間選択信号に対応
する別の時間選択信号によって駆動される。この第２ス
イッチ素子は、第２の映像信号が、第１の映像信号を変
換するのに必要なディジタルアナログ変換回路に混入し
て伝送されるのを防いでいる。

（発明が解決しようとする課題）しかしながら、従来のこの種の映像信号処理回路は、主
たる表示画像の副題を嵌込み表示する程度の応用しか考
えられていなかった。

（課題を解決するための手段）本発明の目的は、上述した従来の課題を解決し、冒頭に
述べた種類の映像信号処理回路に他の新たな応用の可能
性を与え、しかも、回路要素の増加個数を抑えることに
ある。

上述の目的を達成するために、本発明による上述した種
類の映像信号処理回路は、前記第１の映像信号の当該信
号のライン帰線期間の少なくとも一部の期間における前
記フィールドメモリ回路の前記第１区画への書込みおよ
びアドレス並びに前記第２の映像信号の前記第１の映像
信号のライン帰線期間の少なくとも一部の期間における
前記フィールドメモリ回路の前記第２区画への書込みお
よびアドレスを前記第１スイッチ素子によってスインチ
オンし得るとともに、前記第２スイッチ素子が、前記第
２の映像信号を当該第２の映像信号のためのラインメモ
リ回路に書込むためおよび前記第２の映像信号を前記ラ
インメモリ回路から読出して前記フィールドメモリ回路
に書込むための前記ラインメモリ回路の書込みおよび読
出し回路の役をするようにしたことを特徴とするもので
ある。

第２の映像信号のためのラインメモリ回路の使用と第１
の映像信号のライン帰線期間における第２の映像信号の
ラインメモリ回路からフィールドメモリ回路への転送と
は、表示すべき画像の一部に表示するための第２の映像
信号として、第１の映像信号用の送像装置以外の送像装
置から発生した映像信号も使用し得るようにする。した
がって、第２の映像信号による副画像は、この第２の映
像信号用の余分のフィールドメモリ回路を必要とせずに
得られ、第１の映像信号と第２の映像信号とに兼用する
フィールドメモリ回路は、フィールド周波数の２逓倍、
その他の実現可能な他の機能にも役立たせることができ
る。

（作　用）したがって、本発明映像信号処理回路においては、ライ
ンメモリ回路を追加するだけで、第１の映像信号による
主画像の一部に相互に同期させることなく、第２の映像
信号による副画像を嵌め込むことができる。

（実施例）以下に図面を参照して実施例につき本発明の詳細な説明
する。

本発明映像信号処理回路の構成例を示す図面においては
、例えば第１の送像装置もしくはビデオレコーダから発
生した第１の映像信号を第１スイッチ素子３の入力端１
に供給する。この第１スインチ素子３の図示の状態にお
いては、その第１スインチ素子３の出力端５を介し、こ
の第１の映像信号をフィールドメモリ回路９の入力端７
に供給する。第１スイッチ素子３は、パルス発生器２７
の出力端２５から発生して第１スイッチ素子３の駆動信
号入力端２３に供給される時間選択信号によって駆動す
る。この時間選択信号は、第１スイッチ素子３を、この
装置の入力端１に供給した第１の映像信号のライン帰線
期間中、図示の状態に保持する。

第１スイッチ素子３の駆動信号入力端２３に供給した時
間選・沢信号は、第１の映像信号のライン帰線周期の複
数周期、例えば３周期のうちの２周期の期間、第１スイ
ッチ素子３を図示とは異なる状態にする。その際、フィ
ールドメモリ回路９の入力端７は、第２スイッチ素子３
３の出力端３１からの第２の映像信号を、第１スイッチ
素子３の入力端２９および出力端５を介して受入れ、ま
た、書込みアドレス信号入力端１１は、書込みアドレス
発生器１９の出力端３７からの書込みアドレス信号を、
第１スイッチ素子３の入力端３５および出力端１３を介
して受入れ、その結果、この第２の映像信号はフィール
ドメモリ回路９の第２区画３９に書込まれる。

第２の映像信号は、例えば、第２のテレビジョン送像装
置もしくはビデオレコーダから発生させ得るが、一般に
、第１の映像信号とは同期していない。

フィールドメモリ回路９は、パルス発生器２７の出力端
５１および５３からの読出しクロック信号および読出し
同期信号をそれぞれ受入れる入力端４７および４９を有
する読出しアドレス発生器４５の出力端４３から発生し
た読出しアドレス信号によって読出しが行なわれる。こ
のようにして読出され、画像表示装置による表示に用い
られる映像信号は、パルス発生器２７の２出力端５７．
５９に現われる表示装置用の偏向同期信号群に同期して
フィールドメモリ回路９の出力端５５に現われる。

かかる読出しに際し、フィールドメモリ回路９の第１区
画２工と第２区画３９とは連繋して読出しが行なわれ、
その結果、第２区画３９から発生した第２の映像信号は
、第１区画２１から発生した第１の映像信号が構成する
主画像中に副画像を構成する。

フィールドメモリ回路、９の所望の使用法に応じて、そ
の読出し動作は、第１の映像信号のフィールド周波数と
同じ、もしくは、２倍のフィールド周波数で行なうこと
ができる。

第２スイッチ素子３３の入力端６１は、可変減衰器６３
を介し、第２の映像信号を本発明処理回路に供給する入
力端６５に接続しである。可変減衰器６３の減衰度は、
入力端６５に供給した第２の映像信号の１ライン周期に
例えばＺ、引続（１ライン周期に％、さらに引続（１ラ
イン周期に再びＸに調整する。これらの３ライン周期に
おいては、第２スインチ素子３３は図示の状態にする。

これに引続き、第２スイッチ素子３３は、入力端６５に
供給した第２の映像信号の３ライン周期の期間中、図示
とは異なる状態となって減衰器６３の減衰値が順次の各
ライン周期毎に再び’Ａ＋　＋ＡおよびＡに調整され、
しかる後に、第２スイッチ素子３３は図示の状態になり
、かかるサイクルが６ライン周期毎に繰返えされる。

第２スイッチ素子３３の図示の状態においては、その入
力端６１が、出力端７１を介し、パルス発生器２７の出
力端８７からの書込みクロック信号を、第２スイッチ素
子３３の入力端８５および出力端８３を介し、クロック
信号入力端８１から受入れるラインメモリ７９の入力端
７３に接続される。そのラインメモリ７９の出力端８９
は、第２スイッチ回路３３の入力端９１、出力端９３を
介して加算回路７５の付加入力端９５に接続される。

図示の状態で３ライン周期が経過すると、ラインメモリ
７９に第２の映像信号の３ライン周期分の荷重平均が書
込まれるとともに、第２スイッチ素子３３が第２の映像
信号の引続く３ライン周期の期間中、図示とは異なる状
態になり、その結果、ラインメモリ７９の出力端８９が
、第２スイッチ素子３３の入力端９１および出力端３１
を介して第１スイッチ素子３の入力端２９に接続される
。

かかる状態において、ラインメモリ７９のクロック信号
入力端８１は、第２スイッチ素子３３の入力端９９およ
び出力端９７を介し、第１スイッチ素子３の出力端１０
１に接続される。しかして、第１スイッチ素子３が図示
とは異、なる状態になって出力端１０１がパルス発生器
２７の出力端１０５からのクロック信号を受入れる入力
端１０３に接続されている状態にある第１の映像信号の
少なくとも２ライン周期の期間が、第２スイッチ素子３
３が図示とは異なる状態にある第２の映像信号の３ライ
ン周期の期間内に納まる。その結果、そのクロック信号
は、ラインメモリ７９のクロック信号入力端８１に供給
されるとともに、書込みアドレス発生器１９の、第１ス
イッチ素子３の出力端１０１に接続された入力端１０７
にも供給され、このクロック信号およびパルス発生器２
７の出力端１１１から発生して書込みアドレス発生器１
９の入力端１０９に供給される同期信号の制御のもとに
、フィールドメモリ回路９の第２区画３９に対する書込
みアドレスが書込みアドレス発生器１９の出力端３７に
発生し、その結果、第２の映像信号は、ラインメモリ７
９からフィールドメモリ回路９の第２区画３９に転送さ
れる。

第１スイッチ素子３の図示の状態においては、その入力
端１０３に供給されたクロック信号が、出力端１１３を
介し、書込みアドレス発生器１９の入力端１１５に供給
され、このクロック信号およびパルス発生器２７の出力
端１１９から発生して書込みアドレス発生器１９の入力
端１１７に供給される同期信号の制御のもとに、書込み
アドレス発生器１９の出力端１７に発生する書込みアド
レスが、フィールドメモリ回路９の第１区画２１に第１
の映像信号を書込むために得られる。

一方、第２スイッチ素子３３の図示とは異なる状態にお
いては、入力端８５が、付加ラインメモ１月２５のクロ
ック信号入力端１２３に接続された出力端１２１に接続
される。この付加ラインメモリ１２５の出力端１２７は
、第２スイッチ素子３３の入力端１２９および出力端１
３１を介し、付加加算回路１３５の入力端１３３に接続
され、その際、付加加算回路１３５の付加入力端１３７
は、第２スイッチ素子３３の出力端１３９を介し、第２
スイッチ素子３３の入力端６１に接続されている。この
付加加算回路１３５の出力端からは、付加ラインメモリ
１２５の入力端１４１に重み付けした第２の映像信号を
供給し、その映像信号は、３ライン周期の後に、第、１
スイッチ素子３の出力端１０１から得られて、第２スイ
ッチ素子３３の入力端９９および出力端１４３を介し、
付加ラインメモリ１２５のクロック信号入力端１２３に
供給されたクロック信号の制御のもとに、図示の状態に
ある第２スイッチ素子３３の出力端３１を介し、第１ス
イッチ素子３の入力端２９に荷重平均として供給される
。

パルス発生器２７の入力端１４５および１４７は、第１
の映像信号の水平および垂直の同期信号をそれぞれ受入
れ、また、入力端１４９および１５１は、第２の映像信
号の水平および垂直の同期信号をそれぞれ受入れ、さら
に、出力端１５３は、第２スイッチ素子３３の駆動信号
入力端１５５にスイッチ信号を供給し、そのスイッチ信
号は、第２の映像信号の３ライン周期の期間毎に第２ス
イッチ素子３３を図示の状態にセットするとともに、引
続く３ライン周期の期間毎に図示とは異なる状態にセッ
トする。

説明を解り易くするために、図示の種々の接続線は単線
で示してあり、また、各映像信号はディジタル的に処理
するのであるから、複数ビットを同時に伝送する各接続
線は勿論多線構成になっている。また、説明を明瞭にす
るためにスイッチの記号によって示した各スイッチ素子
は、それぞれゲート回路によって構成するが、要すれば
、ゲート回路１．２９．５はゲート回路９１．９３．３
１．１２９゜１３１　と−緒にすることができ、また、
要すれば、各ゲート回路１５．５３．１３および１０１
．１１３．１０３は、書込みアドレス発生器１９に組込
むことができる。

各ラインメモリ７９．１２５　、第２スイッチ素子３３
および減衰器６３は、第２の映像信号のためのラインメ
モリ回路１５７を構成し、その場合に、このラインメモ
リ回路１５７は、第２の映像信号のための垂直フィルタ
としても構成される。

なお、上述の構成例においては、フィールドメモリ回路
９の第２区画３９は、フィールドメモリ回路９の全メモ
リ容量のＩ／、を構成するものとしており、第２の映像
信号をラインメモリ回路１５７からフィールドメモリ回
路９の第２区画３９に転送するために、第１の映像信号
をフィールドメモリ回路９の第１区画２１に書込むため
のと同じクロック周波数を用いている。しかしながら、
第２区画３９がフィールドメモリ回路９のより大きい部
分を構成する場合には、より高いクロック周波数を用い
得ることは明らかである。

また、加算回路７５および１３５は、減衰器６３と第２
スインチ素子３３の入力端６１と間に組込んだ単一の加
算回路に置き換えることができる。

（発明の効果）以上の説明から明らかなように、本発明によれば、フィ
ールドメモリ回路を用いて表示する第１の映像信号がな
す主画像の一部に、ラインメモリ回路を追加するだけで
、フィールドメモリ回路は共用にして第２の映像信号が
なす副画像を、互いに同期させることなく、嵌め込み得
る、という格別の効果が得られる。

【図面の簡単な説明】

図面は本発明映像信号処理回路の構成例を示すブロック
線図である。３・・・第１スイッチ素子９・・・フィールドメモリ回路１１・・・書込みアドレス入力端１９・・・書込みアドレス発生器２１・・・第１区画　　　　　２３・・・駆動信号入力
端２７・・・パルス発生器　　　３３・・・第２スイ・
ンチ素子３９・・・第２区画４１・・・読出しアドレス信号入力端４５・・・読出しアドレス発生器６３・・・可変減衰器　　　　７５・・・加算回路７９
・・・ラインメモリ１２３、１３７・・・クロック信号入力端１２５・・・
付加ラインメモリ１３５・・・付加加算回路　　１５５・・・駆動信号入
力端１５７・・・ラインメモリ回路

Claims

【特許請求の範囲】１、フィールドメモリ回路（９）、第１および第２の映
像信号を、表示すべき画像の第１および第２の部分にそ
れぞれ対応する前記フィールドメモリ回路（９）の第１
区画（２１）および第２区画（３９）にそれぞれ書込む
ための時間選択信号によって駆動（２３）する第１スイ
ッチ素子（３）および第２スイッチ素子（３３）を備え
て少なくとも第１および前記第２の映像信号を処理する
映像信号処理回路において、前記第１の映像信号の当該信号のライン帰線期間の少なくとも一部の期間における前記フィールド
メモリ回路（９）の前記第１区画（２１）への書込み（
１、５、７）およびアドレス（１９、１７、１３、１１
）並びに前記第２の映像信号の前記第１の映像信号のラ
イン帰線期間の少なくとも一部の期間における前記フィ
ールドメモリ回路（９）の前記第２区画（３９）への書
込み（１５７、３１、２９、７）およびアドレス（１９
、１７、１３、１１）を前記第１スイッチ素子（３）に
よってスイッチオンし得るとともに、前記第２スイッチ
素子（３３）が、前記第２の映像信号を当該第２の映像
信号のためのラインメモリ回路（１５７）に書込むため
（６５、６３、６１、７１、７５、７７、１３９、１３
５、１４１）および前記第２の映像信号を前記ラインメ
モリ回路（１５７）から読出して前記フィールドメモリ
回路（９）に書込むため（８９、９１、１２７、１２９
、３１）の前記ラインメモリ回路（１５７）の書込みお
よび読出し回路の役をするようにしたことを特徴とする
映像信号処理回路。